无线TEM（电信设备制作商）正遭到布署基站架构的压力，这便是用更小体积、更低功耗、更低制作成原本树立，布置和运营。达到此意图的要害战略是从基站中别离出RF接收器和功率放大器，用它们来直接驱动各自的天线。这称为射频拉远技能(RRH)。经过根据SERDES的公共无线接口(CPRI)将基带数据传回到基站。本文首要论述特定的低推迟改变的规划思维，在低成本FPGA上运用嵌入式SERDES收发器和CPRI IP（知识产权）核完成。
RRH的布置
从“Hotel”基站别离射率(RF)收发器和功率放大器的长处现已写得很多了，如图1所示。但最引人注意图是RRH在功耗、灵敏布置、小的固定体积，以及整个低成本方面的长处。
图1 射频拉远技能(RRH)计划
跟着RRH从基站里涣散出来，运营商有必要保证能够校准无线头和hotel BTS之间的体系延时，由于延时信息是用于体系校准的，有必要使整个来回行程延时最短。跟着级联的RRH，添加了每个RRH跳的改变，因而这个要求相应添加，针对单程和来回行程，CPRI标准处理这些链路时序的精确性。
针对低推迟改变的FPGA完成
图2展现了现有的在传统SERDES/PCS完成中的首要功用块，加亮的部分突出了引起延时改变的首要部分（如比如中展现的RX途径）
图2 传统的CPRI接收器完成计划
延时改变来自几个单元，比如模仿SERDES和数字PCS逻辑，以及实践的软IP自身。模仿SERDES有相对紧凑的时序；可是，字对齐和 桥接FIFO是两个首要的引起大的延时改变的原因。提出一个解决计划前，重要的是了解为什么字对齐和桥接FIFO有这么大的影响。如图3所示，字对齐功用会导致多达9位周期的延时改变，这取决于10位周期内字对齐指针的初始方位。假如10位采样窗很好地捕获了对齐字符，例如图3中的a）那就没有延时。可是假如采样窗没有与字符对齐，导致多达9位周期的延时，如图3中的b）所示。
图3 字对齐的延时改变
第二，选用根据SERDES的FPGA混合结构，还需求桥接FIFO（图4）来支撑时钟域的转化，从高速PCS时钟到FPGA时钟域，能够引入多达2个并行时钟周期的延时改变。2.488Gbps的速率，PCS时钟以十分之一的速率运转，这个速率发生4ns左右的时钟周期。因而，能够看到在FIFO (Tx Rx)的每个方向有+/-8ns改变的最坏状况，导致总的+/-16ns的改变。
图4 源于桥接FIFO的延时改变
规划者没有看到到这些延时改变时，这个状况会更糟糕。由于它们需求在体系级进行补偿，以支撑多种Tx和GPS服务。
表1对CPRI标准（3.5节）做了延时改变的比较。能够很清楚地看到字对齐和桥接FIFO对大的延时改变起的首要效果，导致来回行程延时容差超越CPRI标准。
表1 在原规划中延时改变的元件
一旦确认了问题，就能够做一些较小的修正。某些完成中，经过拜访寄存器的办法能够获得PCS中字对齐丈量得到的延时信息，能够绕过时钟域FIFO，用FPGA逻辑来完成，在体系级能够针对延时改变进行补偿。图5说明晰具有可补偿的要害延时改变的低延时规划。
图5 低推迟时间完成
现在做一个总结，当运用所引荐的完成办法时，引起大的延时改变的单元消失了，能够运用体系级补偿，以保证在传输期间预期的延时。当然模仿SERDES 和IP，或许客户规划依然有延时，可是现已大大改进了整个精确性，现在能够在多跳运用中运用。表2说明晰在这个装备中新的延时改变。现在时序满意了来回行程CPRI延时标准，对支撑多跳的运用来说是满足的短。
表2 在低推迟完成中的延时改变
运用FPGA的别的一些长处
许多年来FPGA是无线工业获得成功的一部分。从简略的粘合逻辑功用到更杂乱的功用，例如在现在RRH规划中所需求的数字上变频、数字下变频、峰值因子衰减和数字预失真，充分运用了FPGA的灵敏性和产品快速上市的长处。支撑CPRI互联的特性，比如嵌入式DSP块、嵌入式存储器和高速串行I/O (SERDES)的特性已与无线设备供货商的新需求完美地符合。现在基站规划者能够在低成本、低功耗可编程平台上，如用Lattice ECP3 FPGA集成体系级的功用。
总结
长途基站拓扑结构为体系供货商供给了许多长处，FPGA对完成这些需求是抱负的办法。因而，运用可编程、低功耗、低成本中档FPGA解决计划是下一代BTS开发的最好的办法。
