半导体工业正在迎来下一代存储器技能的新纪元，几大首要改变趋势正在成形。这其间包含磁性随机存储器 （MRAM） 的呈现。我将在几篇相关文章中介绍推进MRAM 得以选用的布景，要点阐明初始阶段面对的一些应战，并评论完结 STT MRAM 商业可行性的发展。
运用资料公司为完结 STT MRAM 的制作供给了多项重要立异，包含根据Endura平台上的PVD立异以及特别的蚀刻技能。运用这些新技能并凭借梅丹技能中心的设备来加工并测验器材阵列，咱们验证了 STT MRAM 的功能和可扩展性。
现在，除了逻辑元件和其他专用电路元件外，典型的微控制器 （MCU） 包含用作作业存储器的 SRAM 和用作贮存存储器的闪存。当时业界遇到的闪存问题是，要将浮栅 （FG） 的制作工艺对逻辑门功能的影响降到最低（图 1）。为此，制作商通常会运用多达 10 个的额定掩膜层，这必然会添加其杂乱性和本钱。在 《28nm 的节点， 逻辑部分的工艺将迁移到高 k 栅介质/金属栅极（HKMG），因为 HKMG 的热预算有限，将导致工艺集成更为杂乱。
图 1：带闪存（左）和 STT MRAM（右）的 MCU 集成计划
另一方面，在后端工艺 （BEOL） 中集成自旋搬运矩 MRAM （STT MRAM） 较为简单，只需要3个额定的掩膜（图 1）。此外，与 STT MRAM 比较，闪存的能耗较大。STT MRAM 具有远景的特性（快速、非易失性、低功耗和在低温下易于完结 BEOL 集成）使大多数首要逻辑和存储器厂商开端逐渐开发 STT MRAM 技能。除 MCU 外，因为 STT MRAM 能够完结比较于 SRAM 更高的密度，STT MRAM也正在被开发用于替代 SRAM，用作 《10nm 节点的最终级缓存。
STT MRAM 的每个存储单元都由磁地道结 （MTJ） 组成，其最基本的方式是由夹在两个磁性薄膜（约 10-30Å 厚的 CoFeB）间的薄介质隧穿势垒膜（约 10Å 厚的 MgO）组成。在 MTJ 堆叠中实践有许多额定的薄膜层（拜见示例中的图 2a），而且自 2007 年以来已作为硬盘驱动器 （HDD） 中的读取传感器进行制作。
图 2：（a） pMTJ 堆叠细节、（b） 和 （c） 所示为 pMTJ 阵列的横截面图和俯视图
可是，针对 HDD 中独自的 MTJ 器材与 STT MRAM 中笔直 MTJ （pMTJ） 器材阵列的要求是彻底不同的。关于pMTJ 薄膜堆叠层堆积和蚀刻工艺设备的立异关于制作密度/功能有竞争力的 STT MRAM 至关重要。此外，行将出产 STT MRAM 的存储器制作厂晶圆初始的产量比 HDD 磁头制作厂高 10-20 倍，因此在规划设备时，设备的正常运转时刻是要考虑的要害因素。
运用资料公司已在公司的 Endura 平台上针对 pMTJ 堆叠层堆积（具有可控微观结构、清洁界面和sub-Å 精度的多层薄膜）开宣布多阴极 PVD 室以及各类原位热处理室。此外，还针对蚀刻 pMTJ 阵列开发了用于密布阵列中非易失性磁性资料的特别蚀刻技能。［1］
为了评价 pMTJ 堆积和蚀刻设备的功能，在梅丹技能中心规划并制作了 1R pMTJ 阵列测验芯片。最小存储单元尺寸 130nm x 130nm（图 2）等同于 28nm 节点处的 22F2，相当于约 1Gb 密度。这些测验芯片已在高通公司进行过电性剖析，成果也在2015和2016的世界电子元件会议（IEDM）中共同宣布。［2， 3］下列阶段中评论的这些成果，侧重重视运用 Endura PVD 体系和特别蚀刻技能制作的 pMTJ 阵列功能。
一个要害的功能指标是蚀刻后 MTJ 阵列的 TMR%（地道磁电阻）。关于距离为 130nm 和 50nm 直径的 pMTJ 阵列，均匀 TMR 约为 150%（图 3）。电阻（RP）的西格玛/均匀值 《8%。这两个数值都标明蚀刻过程中的蚀刻损害极小。经过优化 pMTJ 堆叠层中的自在层 （FL） 资料，在阵列中可取得低至约 90uA 的P-AP 翻转电流（35ns 翻转脉冲）（图 4）。
图 3：选用不同阵列距离和 CD 的 TMR 百分比图
图 4：经过自在层 （FL） 优化来下降翻转电流
最终，经过优化 MgO 堆积室的设备硬件规划，如图 5 所示，可使约 10Å MgO 地道势垒层的击穿电压从约 1.2V（规范）明显进步到约 1.5V（改善后）。如咱们的作业中所演示，这关于进步耐用性至 》1015 个写入周期至关重要。［3］我将在下一篇博客中进一步评论这个问题。
图 5：经过工艺和设备硬件优化完结 MgO VBD 改善
1. Lin et al.， IEEE Trans of MagneTIcs， vol. 51 2015 p4401503
2. Park et al.， 26.2， IEDM 2015
3. Kan et al.， 27.4， IEDM 2016
1. Lin 等，IEEE Trans of MagneTIcs，vol. 51 2015 p4401503
2. Park 等，26.2，IEDM 2015
3. Kan 等，27.4，IEDM 2016
Mahendra Pakala
Mahendra Pakala 担任 STT MRAM 的开发作业，包含磁地道结堆叠层和 MTJ 阵列制作工艺的技能路线图。他具有辛辛那提大学资料科学专业的博士学位，并已取得 30 多项专利。
