在无线电体系中运用数字波束成形，需求一起采样天线阵列的低层信号。这需求保存信号抵达每个天线节点的空间信息。尽管这种方案杂乱度较高，会带来额定的功耗，但其也具有一些明显的长处：
·高信噪比（SNR）协助进步无线链接容量，然后添加信号规模
·运用天线阵列的空间特性防止搅扰。由于搅扰来自某个特定方向，波束成形算法可运用零位技能消除搅扰。
·高效率、大容量的无线链路意味着雷达体系可一起追寻多个方针，或移动电话网络可支撑多个通话。
今日，许多运用运用波束成形，或许至少需求同步采样。可是，在GHz频率下作业时，IC和板级的信号的传达时刻都十分重要。PCB走线被用于传输线，因而需确保信号线长度匹配以坚持相位信息。每厘米的线长将添加60到75ps的传递时刻。将其与6GHz采样时钟的166ps时钟周期比较，能够看出板级的效应会极大影响规划。这解说了为什么在高速采样体系中PCB布线是一个要害的要素。可是，还有别的一个要素会使规划变得困难，这个要素和时域有关，称为亚稳态。
同步链为ESIstream带来确认的推迟
亚稳态描绘了数字电路中的一种不确认的状况，跟着采样率的进步，它成为了潜在的体系时序问题的一个重要原因。用户需用同步的办法对立亚稳态，这正是引进同步链的方案的原因。
用户需求一种牢靠且简略的同步时序完结办法。在Teledyne e2v，确认性同步围绕着一对事情驱动的差分电信号树立：同步和同步输出信号（SYNCTRIG和SYNCO）。这些信号确保方针转换器的时序体系可被复位，而且一切的数字子体系都被恰当地锁定到主参阅时钟。别的，这种同步方案可扩展到大体系中的多个ADC。
这种方案的长处在于十分简略——它无需额定的时钟信号，可确保体系生命周期内多个并行通道的同步。一旦规划完结预备出产，可运用一个练习序列树立正确的体系同步。假如环境条件改变，比方温度或电压改变，体系时序参数坚持不变。同步链供给了一个十分牢靠的同步源，这对产品量产是一个巨大的优势。
然后，为了完结确认性推迟，在ESIstream链路的接纳端有一个简略的计数器和接纳弹性缓冲，用于补偿传递进程的最大线路推迟不确认度。
图9 ESIstream接纳器中的帧计数器的方位
FPGA内部的计数器模块核算SYNCTRIG上升沿事情和“一切线路接纳预备好”事情之间的Rx的时钟数。这些信息和弹性接纳缓冲答应整个体系的接纳数据对齐。这样，运用ESIstream的产品带有的信号链功用，将确认性行为扩展到整个运用ESIstream的体系中的办法是可行的。
ESIstream VHDL模块——开展的方针
为了使ESIstream愈加易于运用，Teledyne e2v的提出者Teledyne e2v 在 2018 年末启动了一个项目，研制ESIstream Tx和Rx的IP模块，用于行业界FPGA厂家（包含Xilinx和Intel）供给的通用FPGA。IP将支撑不同的运转速度，且适用于包含宇航级在内的不同等级的运用。毋庸置疑，IP的要点在于为Teledyne e2v现有的产品系列供给匹配的功用。为了完结这个固定功用的IP，Teledyne e2v在底层做了许多作业以动态界说可装备的线速率模块，包含一系列广泛的数据转换器采样频率，并支撑更多可界说的功用。
串行化的未来
Teledyne e2v未来的开发方案还包含用于ESIstream物理层的光纤运用。光纤答应转换器被放置在间隔FPGA很远的当地，而不是根据铜线的接口（PCB走线或同轴电缆）。经过将两块Xilinx VC709评价板运用四个SFP（小型可插拔）光线路衔接并运转在6Gsps的速度，证明了上述的特性。
图9 运用物理层的光纤演示ESIstream Tx和Rx
在经过完好的测验和认证后，VHDL代码模块将被放置在网站上，供用户免费下载。
ESIstream和JEDEC比照
ESIstream的体系级长处可简略归纳如下：
·无需每个器材的LMFC时钟，无需LMFC时钟的对齐操作。
·当运用单个器材或选用同步链同步多个器材时，无需考虑ESIstream同步信号的PCB线长匹配。
·无需SYSREF，因而与JESD204B比较，ESIstream降低了硬件杂乱度，完结了确认性操作。
·ESIstream体系中确实认的同步行为是经过一种叫做同步练习的特性（请参阅其他文档）完结的。ESIstream仅需求一次体系的练习。一旦得到推迟参数，关于给定的规划这些推迟参数将保持不变。这意味着ESIstream是一种易于量产化的接口。
结语
JESD204B子集1和2里描绘的JEDEC数据串行化办法好像处理了多通道数据转换器体系确实认性操作的应战。这在必定程度上无疑是正确的，可是一般被忽视的是规划师在处理杂乱传输和规范物理层需求时遇到的许多应战。
工程师一般以为用于信号处理SoC（FPGA或ASIC）的JESD204B许可证和中心IP可协助处理大多数规划上的问题。可是，据报道，许多现实和经历标明，JESD204B引进的多域时钟杂乱度的时序束缚，给PCB的规划带来了很大的费事。
还有别的一个办法。ESIStream。ESIStream是一个开源免费的协议。它与JESD204B的功用等级相同，但能带来更好的用户体会。低杂乱度，易于规划，低功耗。现在，跟着用于工业规范FPGA的Rx和Tx的IP模块和VHDL代码模块的发布，大大降低了ESIstream的运用难度。现在IP模块在开发阶段，会支撑Teledyne e2v新数据转换器的规范。别的，用户可免费下载适用于自己的高速串行项目的VHDL代码模块。
