咱们都知道做PCB板便是把规划好的原理图变成一块实实在在的PCB电路板,请别小看这一进程,有许多原理上行得通的东西在工程中却难以完结,或是他人能完结的东西另一些人却完结不了,因此说做一块PCB板不难,但要做好一块PCB板却不是一件简单的作业。
微电子范畴的两大难点在于高频信号和弱小信号的处理,在这方面PCB制造水平就显得特别重要,相同的原理规划,相同的元器材,不同的人制造出来的PCB就具有不同的成果,那么怎么才干做出一块好的PCB板呢?依据咱们以往的经历,想就以下几方面谈谈自己的观点：
一、要清晰规划方针
接遭到一个规划使命,首先要清晰其规划方针,是一般的PCB板、高频PCB板、小信号处理PCB板仍是既有高频率又有小信号处理的PCB板，假如是一般的PCB板,只需做到布局布线合理规整,机械尺度准确无误即可,如有中负载线和长线,就要选用必定的手法进行处理,减轻负载,长线要加强驱动,重点是避免长线反射。 当板上有超越40MHz的信号线时，就要对这些信号线进行特别的考虑，比方线间串扰等问题。假如频率更高一些，对布线的长度就有更严厉的约束，依据散布参数的网络理论，高速电路与其连线间的相互效果是决议性要素，在体系规划时不能疏忽。跟着门传输速度的进步，在信号线上的对立将会相应添加，相邻信号线间的串扰将成正比地添加，一般高速电路的功耗和热耗散也都很大，在做高速PCB时应引起满意的注重。
当板上有毫伏级乃至微伏级的弱小信号时，对这些信号线就需求特别的照顾，小信号因为太弱小，非常简单遭到其它强信号的搅扰，屏蔽办法常常是必要的，否则将大大下降信噪比。以致于有用信号被噪声吞没，不能有效地提取出来。
对板子的调测也要在规划阶段加以考虑，测验点的物理方位，测验点的阻隔等要素不行疏忽，因为有些小信号和高频信号是不能直接把探头加上去进行丈量的。
此外还要考虑其他一些相关要素，如板子层数，选用元器材的封装外形，板子的机械强度等。在做PCB板子前，要做出对该规划的规划方针心中有数。
二、了解所用元器材的功能对布局布线的要求
咱们知道，有些特别元器材在布局布线时有特别的要求，比方LOTI和APH所用的模仿信号扩大器，模仿信号扩大器对电源要求要平稳、纹波小。模仿小信号部分要尽量远离功率器材。在OTI板上，小信号扩大部分还专门加有屏蔽罩，把杂散的电磁搅扰给屏蔽掉。NTOI板上用的GLINK芯片选用的是ECL工艺，功耗大发热凶猛，对散热问题有必要在布局时就有必要进行特别考虑，若选用天然散热，就要把GLINK芯片放在空气流通比较顺利的当地，并且散出来的热量还不能对其它芯片构成大的影响。假如板子上装有喇叭或其他大功率的器材，有或许对电源构成严峻的污染这一点也应引起满意的注重。
三、元器材布局的考虑
元器材的布局首先要考虑的一个要素便是电功能，把连线关系密切的元器材尽量放在一同，特别对一些高速线，布局时就要使它尽或许地短，功率信号和小信号器材要分隔。在满意电路功能的前提下，还要考虑元器材摆放规整、漂亮，便于测验，板子的机械尺度，插座的方位等也需仔细考虑。
高速体系中的接地和互连线上的传输推迟时刻也是在体系规划时首先要考虑的要素。信号线上的传输时刻对总的体系速度影响很大，特别是对高速的ECL电路，尽管集成电路块自身速度很高，但因为在底板上用一般的互连线(每30cm线长约有2ns的推迟量)带来推迟时刻的添加，可使体系速度大为下降.象移位寄存器，同步计数器这种同步作业部件最好放在同一块插件板上，因为到不同插件板上的时钟信号的传输推迟时刻不持平，或许使移位寄存器产主过错，若不能放在一块板上，则在同步是要害的当地，从公共时钟源连到各插件板的时钟线的长度有必要持平。
四、对布线的考虑
跟着OTNI和星形光纤网的规划完结，今后会有更多的100MHz以上的具有高速信号线的板子需求规划，这儿将介绍高速线的一些根本概念。
传输线：
印制电路板上的任何一条“长”的信号通路都能够视为一种传输线。假如该线的传输推迟时刻比信号上升时刻短得多，那么信号上升期间所产主的反射都将被吞没。不再呈现过冲、反冲和振铃，对现时大多数的MOS电路来说，因为上升时刻对线传输推迟时刻之比大得多，所以走线可长以米计而无信号失真。而关于速度较快的逻辑电路，特别是超高速ECL。
集成电路来说，因为边际速度的增快，若无其它办法，走线的长度有必要大大缩短，以坚持信号的完好性。
有两种办法能使高速电路在相对长的线上作业而无严峻的波形失真，TTL对快速下降边际选用肖特基二极管箝位办法，使过冲量被箝制在比地电位低一个二极管压降的电平上，这就削减了后边的反冲起伏，较慢的上升边际答应有过冲，但它被在电平“H”状况下电路的相对高的输出阻抗(50～80Ω)所衰减。此外，因为电平“H”状况的抗扰度较大，使反冲问题并不非常杰出，对HCT系列的器材，若选用肖特基二极管箝位和串联电阻端接办法相结合，其改进的效果将会愈加显着。
当沿信号线有扇出时，在较高的位速率和较快的边际速率下，上述介绍的TTL整形办法显得有些缺乏。因为线中存在着反射波，它们在高位速率下将趋于组成，然后引起信号严峻失真和抗搅扰才能下降。因此，为了处理反射问题，在ECL体系中一般运用别的一种办法：线阻抗匹配法。用这种办法能使反射遭到操控，信号的完好性得到确保。
严厉他说，关于有较慢边际速度的惯例TTL和CMOS器材来说，传输线并不是非常需求的.对有较快边际速度的高速ECL器材，传输线也不总是需求的。可是当运用传输线时，它们具有能猜测连线时延和经过阻抗匹配来操控反射和振动的长处。
1、决议是否选用传输线的根本要素有以下五个：
它们是： (1)体系信号的沿速率， (2)连线距离 (3)容性负载(扇出的多少)， (4)电阻性负载(线的端接办法); (5)答应的反冲和过冲百分比(沟通抗扰度的下降程度)。
2、传输线的几种类型
(1)同轴电缆和双绞线：它们常常用在体系与体系之间的衔接。同轴电缆的特性阻抗一般有50Ω和75Ω，双绞线一般为110Ω。
(2)印制板上的微带线
微带线是一根带状导(信号线)，与地平面之间用一种电介质阻隔开。假如线的厚度、宽度以及与地平面之间的距离是可操控的，则它的特性阻抗也是能够操控的。微带线的特性阻抗Z0为：
(3)印制板中的带状线
带状线是一条置于两层导电平面之间的电介质中心的铜带线。假如线的厚度和宽度、介质的介电常数以及两层导电平面间的距离是可控的，那么线的特性阻抗也是可控的，带状线的特性阻抗为：
3、端接传输线
在一条线的接纳端用一个与线特性阻抗持平的电阻端接，则称该传输线为并联端接线。它首要是为了取得最好的电功能，包含驱动散布负载而选用的。
有时为了节约电源耗费，对端接的电阻上再串接一个104电容构成沟通端接电路，它能有效地下降直流损耗。
在驱动器和传输线之间串接一个电阻，而线的终端不再接端接电阻，这种端接办法称之为串联端接。较长线上的过冲和振铃可用串联阻尼或串联端接技能来操控.串联阻尼是运用一个与驱动门输出端串联的小电阻(一般为10～75Ω)来完结的.这种阻尼办法适宜与特性阻抗来受操控的线相联用(如底板布线，无地平面的电路板和大多数绕接线等。
串联端接时串联电阻的值与电路(驱动门)输出阻抗之和等于传输线的特性阻抗.串联联端接线存在着只能在终端运用集总负载和传输推迟时刻较长的缺陷.可是，这能够经过运用剩余串联端接传输线的办法加以克服。
4、非端接传输线
假如线推迟时刻比信号上升时刻短得多，能够在不必串联端接或并联端接的情况下运用传输线，假如一根非端接线的双程推迟(信号在传输线上往复一次的时刻)比脉冲信号的上升时刻短，那么因为非端接所引起的反冲大约是逻辑摆幅的15%。最大开路线长度近似为：
Lmax
式中：tr为上升时刻
tpd为单位线长的传输推迟时刻
5、几种端接办法的比较
并联端接线和串联端接线都各有长处，究竟用哪一种，仍是两种都用，这要看规划者的喜好和体系的要求而定。
并联端接线的首要长处是体系速度快和信号在线上传输完好无失真。长线上的负载既不会影响驱动长线的驱动门的传输推迟时刻，又不会影响它的信号边际速度，但将使信号沿该长线的传输推迟时刻增大。在驱动大扇出时，负载可经分支短线沿线散布，而不象串联端接中那样有必要把负载集总在线的终端。
串联端接办法使电路有驱动几条平行负载线的才能，串联端接线因为容性负载所引起的推迟时刻增量约比相应并联端接线的大一倍，而短线则因容性负载使边际速度怠慢和驱动门推迟时刻增大，可是，串联端接线的串扰比并联端接线的要小，其首要原因是沿串联端接线传送的信号起伏仅仅是二分之一的逻辑摆幅，因此开关电流也只要并联端接的开关电流的一半，信号能量小串扰也就小。
做PCB时是选用双面板仍是多层板，要看最高作业频率和电路体系的杂乱程度以及对拼装密度的要求来决议。在时钟频率超越200MHZ时最好选用多层板。假如作业频率超越350MHz，最好选用以聚四氟乙烯作为介质层的印制电路板，因为它的高频衰耗要小些，寄生电容要小些，传输速度要快些，还因为Z0较大而省功耗，对印制电路板的走线有如下准则要求：
(1)一切平行信号线之间要尽量留有较大的距离，以削减串扰。假如有两条相距较近的信号线，最好在两线之间走一条接地线，这样能够起到屏蔽效果。
(2)规划信号传输线时要避免急拐弯，以防传输线特性阻抗的骤变而发生反射，要尽量规划成具有必定尺度的均匀的圆弧线。
(3)印制线的宽度可依据上述微带线和带状线的特性阻抗核算公式核算，印制电路板上的微带线的特性阻抗一般在50～120Ω之间。要想得到大的特性阻抗，线宽有必要做得很窄。但很细的线条又不简单制造。归纳各种要素考虑，一般挑选68Ω左右的阻抗值比较适宜，因为挑选68Ω的特性阻抗，能够在推迟时刻和功耗之间到达最佳平衡。一条50Ω的传输线将耗费更多的功率;较大的阻抗当然能够使耗费功率削减，但会使传输推迟时刻憎大。因为负线电容会构成传输推迟时刻的增大和特性阻抗的下降。但特性阻抗很低的线段单位长度的本征电容比较大，所以传输推迟时刻及特性阻抗受负载电容的影响较小。具有恰当端接的传输线的一个重要特征是，分枝短线对线推迟时刻应没有什么影响。当Z0为50Ω时。分枝短线的长度有必要约束在2.5cm以内.避免呈现很大的振铃。
(4)关于双面板(或六层板中走四层线).电路板两面的线要相互笔直，以避免相互感应产主串扰。
(5)印制板上若装有大电流器材，如继电器、指示灯、喇叭等，它们的地线最好要分隔单独走，以削减地线上的噪声，这些大电流器材的地线应连到插件板和背板上的一个独立的地总线上去，并且这些独立的地线还应该与整个体系的接地址相衔接。
(6)假如板上有小信号扩大器，则扩大前的弱信号线要远离强信号线，并且走线要尽或许地短，如有或许还要用地线对其进行屏蔽。
