在FPGA规划范畴现在存在着三大首要难题：规划规划扩展、规划重用、规划验证时刻太长。这三大难题严重影响着FPGA规划的效能，将减缓产品由研制到上市的时刻，是亟需处理的要点问题。
2012年3月30日，“Altera亚太区选用Qsys完结体系集成研讨会•北京站”在清华大学举办，该活动要点介绍了Altera新的体系集成东西Qsys，及其怎么经过Qsys进步规划效能。
简化规划进程
跟着半导体技能的不断发展，因为半导体工艺的不断进步，器材的集成度也随之进步，FPGA器材的逻辑密度也急剧添加，因而使得规划开发的规划不断扩展，杂乱度上升。现在，FPGA 器材密度现已进步到百万逻辑单元(LE)，因而，规划团队需求完结更大更杂乱的体系，在更短的时刻内满意越来越高的性能需求，传统的规划形式明显现已跟不上硬件的发展速度。
图1 Altera Stratix系列FPGA逻辑密度增加
FPGA规划作业首要包括三个部分：规范内核、胶合逻辑和定制逻辑。规范内核部分一般选用相应的规范IP进行规划，胶合逻辑部分首要是完结FPGA内部各部分(规范内核、存储器、定制逻辑等)间的互联，定制逻辑则是规划者自主开发完结差异化的部分。Qsys选用的是体系级开发，经过片上网络架构，能够大幅简化规划作业，进步规划效能。Qsys包括多种兼容IP，如PCIe、DDR3、JTAG、UART等，能够把规范内核部分的作业降至最低。Qsys能够主动完结部分比如接口协议、存储器等相关的繁琐且简单犯错的集成使命，极大地进步了规划功率。这样，Qsys使得规划者能够把大部分的精力都放在定制逻辑部分。
图2
进步规划重用
当时半导体职业界人才流动是很大的，现任工程师和将来的工程师想要重复使用上一任工程师从前开发的规划，难度是很大的。在规划重用的进程中常常会呈现以下问题：工程师需求对接口进行从头规划;工程师需求为各种修改后的规划供给支撑;短少相应的文档，使得其它工程师无法得知接口是怎么作业的。
图3 Altera公司亚太区产品商场司理谢晓东
据Altera公司亚太区产品商场司理谢晓东先生介绍，Qsys是业界首个供给子体系规划重用的FPGA开发东西。Qsys增强了规划重用功用，供给规范接口如Avalon、AXI3、AXI4等，使得规划者不需求从头规划接口。Qsys供给了组件编辑器来让用户增强RTL规划，一起，Qsys还能够主动封装和改善用户的规划，让用户能够将自己的规划打包为独立IP，而且初次做到将子体系打包，极大当地便了日后规划重用和同享。
图4 Qsys打包规划便于重复使用
加速规划验证
在规划完结之后，一般需求花费很多的时刻对规划进行验证以保证规划的正确性，这一进程常常超过了规划自身所花费的时刻。特别是跟着规划规划的不断扩展，验证的杂乱度和难度也敏捷胀大。
经过提取/勘探100/1000寄存器的方法进行验证将花费很多的时刻，而Qsys选用了经过读写操作的方法进行验证，如图所示，经过对地址方位进行读写操作，先确认呈现问题的模块，再针对呈现问题的模块进行更细化的验证。以这种方法可削减证流程，缩短验证规划所需的时刻，加速产品上市的脚步。
图5 Qsys同过读写操作进行规划的验证
