简介
人工智能 (AI) 现已进入自主体系年代，这些体系将增强人类在核算密集型杂乱使命范畴的才能。AI 体系既便当又强壮，有望处理人类社会面对的各种严重应战。AI 体系包括三部分：大数据集、数据处理算法和处理数据的核算硬件。
为使 AI 体系实在可用，其有必要快速处理很多数据，这样一来就需求强壮的核算才能。AI 具有共同的核算才能需求，这就导致 AI 芯片或 AI 加快器商场敏捷添加且比赛剧烈。能否在这个商场取得成功，取决于能否让产品快速上市，因而就需求运用规划和测验处理方案来应对新式 AI 芯片架构的应战。本文将要点介绍 AI 硬件的规划，尤其是怎么最佳地测验 AI 芯片。Tessent®层次化 DFT 和测验向量生成十分合适 AI 芯片。
它可在较低层级（中心等级）履行 DFT 逻辑刺进和测验向量生成，以进行扫描和存储器测验。它可仿制 DFT 逻辑并将其与中心仿制集成，还能主动将测验向量映射到芯片等级。与 RTL 级测验逻辑刺进合作运用时，Tessent 东西比较于传统办法可明显削减DFT 所需的时刻。用户完结的扫描测验向量生成速度最多提高了 10 倍，测验向量削减了 2 倍，运用的体系存储器削减了 10 倍。1,2
加快芯片调通办法论的选用，进一步加快了不断发展的 AI 芯片的上市时刻。Tessent SiliconInsight®可在DFT 和测验仪范畴之间树立直接联络，然后简化了这项极端繁琐的使命。本文论述了 Mentor Tessent 系列的 IC 测验东西可怎么协助规划人员满意大型先进工艺 AI 芯片的质量和上市时刻要求。
AI 比赛已然开端
openai.com 的数据显现，AI 核算添加需求每 3.5 个月就会翻一倍，自 2012 年以来已添加 300,000 倍。3不同的公司会运用不同的硬件开发技能来满意 AI 核算添加要求。
例如，Graphcore 和 Mythic 等公司的 AI 芯片是根据新式大规模并行架构的 ASIC，此类架构极大地提高了针对 AI 作业负荷的数据处理才能。其他公司（如 Intel、Nvidia 和 AMD）则持续开发和优化现有架构，如 GPU、CPU 和 FPGA 等，以满意 AI 体系的性能需求并坚持领先于新式架构。4
AI 商场十分活泼，超越 50 家草创公司和 25 家老牌半导体公司都在抢夺这一新式商场。5因为 AI 公司的飞速发展，商场比赛也日益鼓励。
对一切这些比赛者而言，上市时刻至关重要。6 规划流程的每个部分—包括 IC 测验和芯片调通所需的悉数—都需求朝着尽快将高质量且有用的芯片交付到客户手中这一方针而尽力。
AI 芯片特征
虽然 AI 芯片能够选用不同的施行和架构，但有几个要害规划特征一般是共通的。图 1 显现了 AI 芯片的一些比如。AI 芯片架构和测验要求对 DFT 施行战略具有必定的影响。不管何种架构，AI 芯片一般都有以下规划特征：
• 含数十亿门电路的大型规划
• 很多仿制的处理中心
• 分布式存储器
图 1：AI 芯片示例。图片由 Graphcore、Bitmain 和 Mythic 供给。
可大幅缩短 AI 芯片上市时刻的 DFT 处理方案要求
为大幅缩短 AI 芯片的上市时刻，DFT 处理方案有三个要害要求：
• 运用 AI 芯片的规则性
• 在 RTL 中履行 DFT 刺进
• 消除 DFT 到测验的迭代
运用 AI 芯片的规则性
AI 芯片一般包括很多相同的中心。DFT 运用 AI 芯片的规则性意味着一切 DFT 作业—包括测验刺进、测验向量生成和验证—在中心等级都需只完结一次。然后会主动仿制完好的Sign-off 中心，以完结芯片级 DFT 施行，如图 2 所示。
图 2：以层次化 DFT 办法仿制完好的已 Sign-off 的中心
完结一个中心的 Sign-off 并仿制该中心以完结芯片的进程要比在芯片等级履行 DFT 快得多。这种办法将 DFT 从流片的要害途径中剥离出来，防止其对项目方案形成影响。
Tessent 层次化 DFT 是一种抱负的处理方案，它能运用 AI 芯片的规则性，并答应在不同层级对模块进行完好的 DFT Sign-off。如图 3 中所示，共有三个层级：中心（重复单元）、模块（超级重复单元）和芯片。中心（重复单元）会在模块（超级重复单元）中经屡次实例调用，而后者又会在芯片等级经屡次实例调用。
图 3：Tessent 层次化 DFT 支撑在不同的规划层级进行完好的 DFT Sign-off。
在层次化 DFT 办法论中，DFT 施行、ATPG 和扫描测验向量验证是在中心等级履行的，因而完结后即被以为已 Sign-off。关于接口逻辑和存储器，可在模块等级重复相同的进程。芯片施行完结后，中心和模块的测验向量将由 Tessent 软件主动从头映射到顶层。因为中心和模块是仿制的，因而只需针对其间一个中心和一个模块履行 Sign-off 流程。这样将比在完结悉数物理规划作业后对整个芯片履行一切 DFT 作业和 Sign-off 要快得多。在 IC 制作完结后的故障确诊期间，Tessent 层次化 DFT 也很有用。它支撑中心级确诊，可明显加快确诊和失效剖析流程。这种层次化确诊办法论可与包括重复的相同处理中心的 AI 芯片架构完美匹配。
Tessent 层次化 DFT 选用如下共同的技能：
• 强壮的测验向量重定向和兼并功用
• IJTAG 即插即用，用于中心仿制和集成
• IJTAG 主动化，用于芯片级 DFT 装备和办理
IJTAG 因其为片上仪器供给的灵活性和主动化而敏捷成为 IP 集成和测验的根本规范。Tessent IJTAG 支撑Tessent 层次化 DFT 的主动化，并从两个重要方面弥补层次化 DFT 办法：1) IJTAG 根底架构的层次化验证；2) 将中心级 BIST 和测验设置 IJTAG 测验向量从头映射到顶层。
关于层次化验证，首先在中心等级验证在该等级刺进的 IJTAG 网络，然后再验证各更高等级的 IJTAG 网络。此外，当在下一较高等级（父等级）仿制中心时，中心的多个实例的 IJTAG 网络会在父等级主动集成和验证。IJTAG 网络的层次化验证可保证 IJTAG 网络中的任何过错都能在规划流程中尽早发现，然后防止对规划的日程安排形成影响。至于 IJTAG 测验向量重映射，用于扫描测验的测验设置向量（如扫描形式、低功耗装备等）和 BIST 测验向量是在中心等级生成和验证。但是，这些测验向量最终会应用于芯片等级。运用 Tessent IJTAG，中心级 IJTAG 测验向量会主动从中心等级从头映射到芯片等级，这比从顶层生成整个芯片的 IJTAG 测验向量要快得多。在十大半导体首要厂商中，有七家已在运用 Tessent 层次化 DFT 处理方案。
……未完待续……
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