当今杂乱的 FPGA 含有很多用于完结各种电路与体系的功用块，比如逻辑阵列、存储器、DSP 模块、处理器、用于时序生成的锁相环 (PLL) 和推迟确定环 (DLL)、规范 I/O、高速数字收发器以及并行接口(PCI、DDR 等)。这些不同的功用块一般由多个时钟驱动，FPGA 一般会归纳选用外部振动器以及内部 PLL 与 DLL来生成时钟。体系规划人员有必要决议怎么归纳运用外部与内部资源来完结最佳的时钟树规划。而可编程时钟振动器用作 FPGA 体系的时序参阅，可供给一系列优势。其间首要优势是为了完结时钟树优化而进行高分辨率频率挑选时所带来的规划灵敏性。另一个巨大优势是具有能够削减电磁搅扰 (EMI) 的扩频调制功用。
内涵可编程的硅 MEMS 时钟振动器架构能够协助选用 FPGA 的体系规划人员处理许多难题。这种微型机电体系架构能够轻松整合一些其它功用，如：用于消减 EMI 的扩频时钟、用于消除颤动的数控振动器以及高速运用中的失效维护功用。
频率挑选
一般体系需求一系列时钟频率。其间一些是规范频率，这种规范化或许是出于对职业规范强制要求的考虑(如：PCI Express? 要求的 100MHz 频率)，也或许是由于得到了广泛的运用(如：用于 SATA 的 75 MHz 或用于 PCITM 的33.333 MHz)。上述频率与 I/O 接口相关在一起，以保证完结互操作性，由于接口两边或许不属于同一体系。与此相对，用户可挑选用于驱动处理器、DSP和状态机引擎的时钟频率，以优化速度、功率或资源占用。
在进行速度优化时， 应以最高时钟频率来驱动处理引擎，以使每秒运算次数到达最高。可是，时钟周期颤动有必要足够低，以保证最小时钟周期大于规划的临界时序途径，不然有或许呈现逻辑过错。频率挑选的常用办法是选用内部 FPGA PLL 对来自规范外部参阅振动器的高频时钟进行归纳。此办法只要在内部 PLL 具有高频分辨率和低颤动时才有用。
某些 FPGA 集成了内部低噪声分数PLL，可满意一切这些要求。在这种情况下，能够选用简略的外部振动器参阅。不过，许多情况下 FPGA 会选用带有环形 VCO 和整数反应分频器的 PLL 来归纳不同频率。这种 PLL 细巧灵敏，比较简单规划和操控，而且功耗极低。不过，运用此类内部 PLL 时很难一起完结高分辨率与低颤动。
图 1 为整数 PLL 的一般架构。对PLL 输出频率的编程需归纳选用预分频器 (P)、反应分频器 (M) 和后分频器 (N)来完结，如下式所示：
PLL 反应环路构成一个限带操控体系。输出周期颤动首要取决于参阅时钟相位噪声 (PNin ) 和内部 VCO 相位噪声(PNVCO)，如下式所示：
输入参阅时钟相位噪声和 VCO 相位噪声与输出相位噪声休戚相关，别离通过低通滤波器和高通滤波器呼应来表现，如
表达式中的 Hin 和 HVCO。HVCO 与 Hin 的截止频率直接相关。图 2 说明晰典型二阶 PLL 中 Hin 与 HVCO 的相互关系。最高 PLL 带宽取决于相位检测器的更新速率。大部分实践 PLL 的最高实践带宽极限如下式所示：
例如，假如 PLL 输入频率是 40MHz而且 P=40，则最高实践 PLL 带宽是100kHz。
周期颤动通过正弦滤波器呼应与相位噪声相关在一起，如图 4 所示。[1] 能够看出，周期颤动在接近 fout /2 的频率偏移方位对全体 PLL 输出相位噪声更灵敏。由于 PLL 带宽远低于 fout /2，因而参阅时钟一般对周期颤动发生的影响较小，而内部 VCO 相位噪声影响更大。
更高的 PLL 带宽能够削减内部 VCO 对输出周期颤动的影响，而且能够下降全体周期颤动。大多数情况下，能够通过设定更高的带宽来下降内部 VCO 噪声和改进颤动。另一方面，要完结高频率分辨率需求更大的分频器 P 值，这会约束最高 PLL 带宽。这种对立要求有必要在高分辨率和低颤动之间做出权衡。而选用外部高分辨率振动器能够缓解这一问题，原因是高分辨率能够通过外部参阅来完结。
高功用可编程振动器(如 SiTIme供给的振动器)能够作为外部高分辨率振动器来运用。在选用此类振动器时，内部 PLL 只需支撑十分有限的频率归纳功用，然后能够进步带宽并下降颤动。
可编程外部参阅振动器的另一个优势是答应挑选更高的频率作为参阅。这样就能够完结带宽更高的内部 PLL，然后下降颤动。例如，为了满意时序要求，某个运用或许需求选用 RMS 周期颤动为 10 皮秒的 56MHz 时钟。
图 5 说明晰获取 56MHz 时钟的两种办法。榜首种办法选用规范的 25MHz参阅， 而第二种办法选用非规范的28MHz 参阅。榜首种办法需求较高的预分频比，以到达所要求的分辨率，可是会导致更高的输出颤动。第二种办法能够最小化 P 值而且能完结更高的 PLL 带宽，然后能够下降输出周期颤动。
大多数可编程振动器选用一个谐振器单元和一个或多个 PLL 来对不同频率进行归纳。传统上，石英晶体一般被选定作为安稳谐振器。不过，其封装难题却约束了此类可编程振动器的可用性。近期，硅 MEMS 振动器很多上市，能够在安稳谐振器与高功用 PLL 方面供给高性价比的完美组合，而且适用于很多职业的规范小型封装。这种振动器为优化 FPGA 体系中的时钟树供给了超卓的FPGA 时钟处理方案。此类时钟还能够满意高速收发器愈加严苛的颤动标准要求。[2]
EMI 消减
只要在可编程振动器中将安稳谐振器与高功用合成器合作运用，就能够轻松取得许多其它有用的时钟功用。其间之一便是用于消减 EMI 的扩频时钟(SSC)。
SSC 振动器是一种频率通过调制的时钟，能够保证时钟信号能够在更大的频率规模内传达，然后能够削减给定频率规模内的全体峰值电磁辐射。SSC的作用在根据 FPGA 的体系中愈加显着，由于它能够削减同享同一时钟源的一切电路与 I/O 的 EMI。比较而言，盯梢滤波与升高/下降操控法只能下降体系特定部分的 EMI。图 6 说明晰 SSC 怎么下降峰值 EMI 辐射。
SSC 中的重要参数是调制规模与调制办法(中心扩频或向下扩频)。比如 SiTIme 的 SiT9001等可编程振动器可供给广大的 SSC 调制规模——向下扩频和中心扩频方法下都能够到达0.5%~2%。这种菜单挑选方法使规划人员能够在优化 SSC 完结最佳体系功用的一起将 EMI 最小化。[3]
可编程振动器中分数 N PLL 所带来的有用功用的另一个比如是数控振动器(DCO)。DCO 功用强大，结合 FPGA，可完结低带宽、全数字 PLL，然后能够为高端电信与网络体系供给失效维护、毛病切换或颤动消除等功用。
硅 MEMS 的优势
全新的硅 MEMS 振动器在曩昔几年里明显扩展了商用可编程振动器的产品组合。这些振动器运用户能够定制参阅频率， 挑选外部参阅与FPGA 内部 PLL 参数的最佳组合，然后完结最佳的时钟树规划。此外，规划人员还能够轻松挑选电源电压、封装、温度规模、频率安稳度和驱动强度以满意运用需求。这些振动器的可编程特性还能够缩短研制周期，完结快速原型规划以及加速出产进展。
SiTIme 的单端和差分硅 MEMS 振动器现已运用到赛灵思的部分演示板中(见表 1)。现在现已能够针对不同频率、电压和封装需求订货此类部件，以完结最佳的体系功用。
