理论上的数字逻辑规划要点重视的是逻辑门电路的传达推迟。相比之下，高频电子工程中的许多实践的问题一般只取决于一个更纤细的目标：最小输出转化时刻。图2.13举例说明了这一不同。
较快的转化时刻会导致回来电流，串扰和振铃等等与传达推迟无关的问题成倍地添加。假如逻辑产品系列的最小转化时刻比传达推迟快得多，那么体系规划时会面对不必要的费事，由于相应器材封装，电路板布局规划和连接器都必须习惯器材的快速转化时刻，而小的传达推迟只要利于逻辑时序。假设有两种逻辑产品系列具有相同的最大传达推迟参数值。其间输出转化时刻最慢的将会更廉价，并且更好用。
许多逻辑产品系列有多种速度-功率组合能够选用。TTL系列包含LS和S等品种。一切CMOS系列都表现出有目共睹的功率-速度联系：从而使任何CMOS体系的功耗与它的时钟速率成正比。ECL系列产品能够在近乎两倍于MECL 10KH系列的速度下作业，可是也耗费了两倍的功率。
制商更强调速度和功率的折衷，由于这样能够使数据手册看上去更面子。他们常常不标出器材最小转化时刻。这一个参数十分难于操控，除非制作过程中嵌入特别的电路以减缓输出转化的速率。
这种限制转化时刻的电路现已逐渐地开端进入一些逻辑系列产品，自从1971年MECL 10K系列产品呈现以来，一切ECL系列都现已内置了边缘减缓的电路。呈现于1990年的FCT系列产品是第一个内置了边缘减缓机制的CMOS电路。从那以后，其他的制作商也采用了这种办法。
这快的转化时刻别离经过两种特定方法导致问题的发生：由电压骤变发生的影响和由电流骤变发生的影响。
