数字信号首要的频率重量都坐落它的转机频率以下。转机频率FKNEE与脉冲上升时间TR相关，而与传达推迟、时钟速率或转化频率无关：
信号传达的整个途径，包含器材封装、电路板布局以及连接器等，假如要它们正确地分发转化时间为TR的数字信号，其频率响应至少在FKNEE之前都应当是平整的。假如FKNEE之前某个途径的频率响应不是平整的，在途径端收到的信号则或许呈现上升时间劣化、鼓包、过冲或振铃。
缩短上升时间将迫使FKNEE的值升高，使得信号传达的问题愈加严峻。这是过火缩短上升时间的首要缺陷。
电路的DV/DT还或许影响其他附近电路上的信号。这一串扰是由互容机制发生的。两个附近的电路元件总是会有容性的彼此作用。参阅如下：
“两个电阻都接地，相应的容性耦合等于0.004，一起理性串扰是0.032。对一个作业在50欧阻抗等级的电路来说，这是一个典型的比率。关于高阻抗电路，触及的DV/DT较大，DI/DT相对较小，得到的容性耦合相应地比较大。
在门电路的低输出阻抗的状况下，门电路直接驱动传输设备，理性耦合问题被扩展。在该景象中，总的理性耦合信号能量在远端完结，而不是如例1.4中一分为二。”
如上所提示，在数字体系中，由互容引起的串扰要远小于由感引起的串扰。
咱们能够把电路最大的DV/DT与它的10~90%上升时间以及电压起伏△V联系起来：
电流的忽然改变或许影响附近其他电路上的信号。这一串扰经过互感机制而发生。两个附近放置的电路元件总是会彼此感应。为了核算电感耦合的巨细，首要有必要预算源网络中电流的改变速率。能够明确地说：电路的电流改变速率越高，呈现的电感耦合问题将会越来越严峻。这是DL/DT过高的首要缺陷。
由于首要的丈量仪器读取的是输出电压而不是电流，所以需求一种办法将电压的上升时间读数转化为电流的改变速率。图2.14说明晰常见的状况。上升电压波形V（T）引起的电流在负载电阻和负载电容中流过，别离等于：
对两个波形求导数，以得到电流的改变速率：
电流改变率的最大值关于确认电感耦合的峰值很有协助。关于图中的电阻器和电容器来说，电流改变坦率的最大值别离是：
当驱动一个既有阻性元件又有容性元件的组合负载时，只需将上式中得到的最大值相加即可。这一总核算或许稍高于实践的峰值，但关于咱们的方针来说已满足准确。图2.14显现V（T）的一阶导数和二阶导数的峰值在时间上不是彻底对齐的，因此电阻和电容中的电流改变率的峰值呈现的时间稍稍不同。确实，直接求和并不是非常准确，可是简单回忆并且非常挨近。
上式给咱们一个提示，为什么互感问题是如此重要。互感问题是如此重要。互感问题的原因是电流改变速率，它与10~90%上升时间平方的倒数成正比。当咱们把上升时间削减一半时，将会使流入电容负载的DL/DT的数值乘以4。
让咱们经过两个例子来比较TTL和ECL体系中的电流改变率。这些示例标明ECL体系与TTL体系比较并不会发生更高的电流瞬变现象。ECL体系速度更快并且噪声更小。
