同任何IP模块相同，存储器有必要承受测验。但与许多其他IP模块不同，存储器测验不是简略的经过/失利检测。存储器一般都规划了能够用来应对制程缺点的冗余队伍，从而使片上体系（SoC）良率提高到90%或更高。相应地，因为知道缺点是能够修正的，冗余性答应存储器规划者将制程节点面向极限。测验进程已经成为规划–制作进程越来越重要的弥补。
存储器测验一直要面对一系列特有的问题。现在，跟着FinFET存储器的出现，需求战胜更多的应战。这份白皮书包括：
FinFET存储器带来的新的规划复杂性、缺点掩盖和良率应战
怎样综合测验算法以检测和确诊FinFET存储器详细缺点
怎么经过内建自测验（BIST）根底架构与高效测验和修理才能的结合来协助确保FinFET存储器的高良率
尽管这份白皮书以FinFET工艺（制程）为要点，但其间许多应战并非针对特定制程。这儿出现的存储器测验的新问题跟一切存储器都有关，无论是Synopsys仍是第三方IP供货商供给的或是内部规划的。
FinFET与平面工艺比较
英特尔首要运用了22nm FinFET工艺，其他首要代工厂则在14/16nm及以下相继参加。自此，FinFET工艺的盛行
性和重要性一直在增加。如图1所示。
图1：90nm到7/5nm FinFET工艺节点下活泼规划及投片项目的增加
要了解FinFET架构，规划人员首要应与平面架构进行沟道比照，如图2所示。左图标识平面晶体管。改为FinFET的制程相关的首要动机是制程工程师所谓的“短沟道效应”和规划工程师所谓的“漏电”。当栅极下面的沟道太短且太深以至于栅极无法正常地操控它时，即便在其“封闭”的情况下，其仍然会部分“翻开”而有漏电电流活动，形成极高的静态功率耗散。
中心这张图指示的是FinFET。鳍片（灰色）较薄，栅极将它周围彻底裹住。鳍片穿过栅极的一切沟道部分充沛受控，漏电很小。从工艺上说，这种沟道将载流子彻底耗尽。这种架构一般运用多个鳍片（两个或三个），但未来工艺也或许运用更多鳍片。多鳍片的运用供给了比单鳍片更好的操控。
