1、在PCB规划做完后，怎么挑选PCB 板材?
挑选PCB 板材有必要在满意规划需求和可量产性及本钱中心获得平衡点。规划需求包括电气和组织这两部分。一般在规划十分高速的 PCB 板子(大于 GHz 的频率)时这原料问题会比较重要。例如，现在常用的 FR-4 原料，在几个GHz 的频率时的介质损耗(dielectric loss)会对信号衰减有很大的影响，或许就不合用。就电气而言，要留意介电常数(dielectric constant)和介质损在所规划的频率是否合用。
2、怎么防止高频搅扰?
防止高频搅扰的基本思路是尽量下降高频信号电磁场的搅扰，也就是所谓的串扰(Crosstalk)。可用拉大高速信号和模仿信号之间的间隔，或加 ground guard/shunt traces 在模仿信号周围。还要留意数字地对模仿地的噪声搅扰。
3、在高速规划中，怎么处理信号的完好性问题?
信号完好性基本上是阻抗匹配的问题。而影响阻抗匹配的要素有信号源的架构和输出阻抗(output impedance)，走线的特性阻抗，负载端的特性，走线的拓朴(topology)架构等。处理的办法是靠端接(termination)与调整走线的拓朴。
4、差分布线办法是怎么完成的?
差分对的布线有两点要留意，一是两条线的长度要尽量相同长，另一是两线的间隔(此间隔由差分阻抗决议)要一向坚持不变，也就是要坚持平行。平行的办法有两种，一为两条线走在同一走线层(side-by-side)，一为两条线走在上下相邻两层(over-under)。一般以前者 side-by-side(并排, 并肩) 完成的办法较多。
5、关于只要一个输出端的时钟信号线，怎么完成差分布线?
要用差分布线必定是信号源和接纳端也都是差分信号才有含义。所以对只要一个输出端的时钟信号是无法运用差分布线的。
6、接纳端差分线对之间可否加一匹配电阻?
接纳端差分线对间的匹配电阻一般会加, 其值应等于差分阻抗的值。这样信号质量会好些。
7、为何差分对的布线要挨近且平行?
对差分对的布线办法应该要恰当的挨近且平行。所谓恰当的挨近是由于这间隔会影响到差分阻抗(differential impedance)的值, 此值是规划差分对的重要参数。需求平行也是由于要坚持差分阻抗的一致性。若两线忽远忽近, 差分阻抗就会不一致, 就会影响信号完好性(signal integrity)及时间延迟(timing delay)。
8、怎么处理实践布线中的一些理论抵触的问题
基本上, 将模/数地切割阻隔是对的。 要留意的是信号走线尽量不要跨过有切割的当地(moat), 还有不要让电源和信号的回流电流途径(returning current path)变太大。
晶振是模仿的正反馈振动电路, 要有安稳的振动信号, 有必要满意loop gain 与 phase 的标准, 而这模仿信号的振动标准很简单遭到搅扰, 即便加 ground guard traces 或许也无法彻底阻隔搅扰。而且离的太远,地平面上的噪声也会影响正反馈振动电路。 所以, 必定要将晶振和芯片的间隔进或许挨近。
的确高速布线与 EMI 的要求有许多抵触。但基本准则是因 EMI 所加的电阻电容或 ferrite bead, 不能形成信号的一些电气特性不契合标准。 所以, 最好先用安排走线和 PCB 迭层的技巧来处理或削减 EMI的问题, 如高速信号走内层。最终才用电阻电容或 ferrite bead 的办法, 以下降对信号的损伤。
9、怎么处理高速信号的手艺布线和主动布线之间的对立?
现在较强的布线软件的主动布线器大部分都有设定约束条件来操控绕线办法及过孔数目。各家EDA公司的绕线引擎才干和约束条件的设定项目有时相差甚远。 例如, 是否有满意的约束条件操控蛇行线(serpentine)弯曲的办法, 能否操控差分对的走线间隔等。 这会影响到主动布线出来的走线办法是否能契合规划者的主意。 别的, 手动调整布线的难易也与绕线引擎的才干有肯定的联系。 例如, 走线的推挤才干,过孔的推挤才干, 乃至走线对敷铜的推挤才干等等。 所以, 挑选一个绕线引擎才干强的布线器, 才是处理之道。
10、关于 test coupon。
test coupon 是用来以 TDR (Time Domain Reflectometer) 丈量所出产的 PCB 板的特性阻抗是否满意规划需求。 一般要操控的阻抗有单根线和差分对两种状况。 所以， test coupon 上的走线线宽和线距(有差分对时)要与所要操控的线相同。 最重要的是丈量时接地址的方位。 为了削减接地引线(ground lead)的电感值， TDR 探棒(probe)接地的当地一般十分挨近量信号的当地(probe tip)， 所以， test coupon 上量测信号的点跟接地址的间隔和办法要契合所用的探棒。
11、在高速 PCB 规划中，信号层的空白区域能够敷铜，而多个信号层的敷铜在接地和接电源上应怎么分配?
一般在空白区域的敷铜绝大部分状况是接地。 只是在高速信号线旁敷铜时要留意敷铜与信号线的间隔， 由于所敷的铜会下降一点走线的特性阻抗。也要留意不要影响到它层的特性阻抗， 例如在 dual strip line 的结构时。
12、是否能够把电源平面上面的信号线运用微带线模型核算特性阻抗?电源和地平面之间的信号是否能够运用带状线模型核算?
是的， 在核算特性阻抗时电源平面跟地平面都有必要视为参阅平面。 例如四层板: 顶层-电源层-地层-底层，这时顶层走线特性阻抗的模型是以电源平面为参阅平面的微带线模型。
13、在高密度印制板上经过软件主动发生测验点一般状况下能满意大批量出产的测验要求吗?
一般软件主动发生测验点是否满意测验需求有必要看对加测验点的标准是否契合测验机具的要求。别的，假如走线太密且加测验点的标准比较严，则有或许没办法主动对每段线都加上测验点，当然，需求手动补齐所要测验的当地。
14、添加测验点会不会影响高速信号的质量?
至于会不会影响信号质量就要看加测验点的办法和信号究竟多快而定。基本上外加的测验点(不必在线既有的穿孔(via or DIP pin)当测验点)或许加在在线或是从在线拉一小段线出来。前者恰当所以加上一个很小的电容在在线，后者则是多了一段分支。这两个状况都会对高速信号多多少少会有点影响，影响的程度就跟信号的频率速度和信号缘改变率(edge rate)有关。影响巨细可透过仿真得知。准则上测验点越小越好(当然还要满意测验机具的要求)分支越短越好。
15、若干 PCB 组成体系，各板之间的地线应怎么衔接?
各个 PCB 板子彼此衔接之间的信号或电源在动作时，例如 A 板子有电源或信号送到 B 板子，必定会有等量的电流从地层流回到 A 板子 (此为 Kirchoff current law)。这地层上的电流会找阻抗最小的当地流回去。所以，在各个不管是电源或信号彼此衔接的接口处，分配给地层的管脚数不能太少，以下降阻抗，这样能够下降地层上的噪声。别的，也能够剖析整个电流环路，尤其是电流较大的部分，调整地层或地线的接法，来操控电流的走法(例如，在某处制造低阻抗，让大部分的电流从这个当地走)，下降对其它较灵敏信号的影响。
16、能介绍一些国外关于高速 PCB 规划的技能书本和数据吗?
现在高速数字电路的运用有通讯网路和核算器等相关范畴。在通讯网路方面，PCB 板的作业频率已达 GHz 上下，叠层数就我所知有到 40 层之多。核算器相关运用也由于芯片的前进，无论是一般的 PC 或服务器(Server)，板子上的最高作业频率也现已到达 400MHz (如 Rambus) 以上。因应这高速高密度走线需求，盲埋孔(blind/buried vias)、mircrovias 及 build-up 制程工艺的需求也逐渐越来越多。 这些规划需求都有厂商可大量出产。
17、两个常被参阅的特性阻抗公式：
微带线(microstrip) Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)] 其间，W 为线宽，T 为走线的铜皮厚度，H 为走线到参阅平面的间隔，Er 是 PCB 板原料的介电常数(dielectric constant)。此公式有必要在0.1(W/H)2.0 及 1(Er)15 的状况才干运用。
带状线(stripline) Z=[60/sqrt(Er)]ln{4H/[0.67π(T+0.8W)]} 其间，H 为两参阅平面的间隔，而且走线坐落两参阅平面的中心。此公式有必要在 W/H0.35 及 T/H0.25 的状况才干运用。
18、差分信号线中心可否加地线?
差分信号中心一般是不能加地线。由于差分信号的运用原理最重要的一点就是运用差分信号间彼此耦合(coupling)所带来的优点，如 flux cancellation，抗噪声(noise immunity)才干等。若在中心加地线，便会损坏耦合效应。
19、刚柔板规划是否需求专用规划软件与标准?国内何处能够接受该类电路板加工?
能够用一般规划 PCB 的软件来规划柔性电路板(Flexible Printed Circuit)。相同用 Gerber 格局给 FPC厂商出产。由于制造的工艺和一般 PCB 不同，各个厂商会根据他们的制造才干会对最小线宽、最小线距、最小孔径(via)有其**。除此之外，可在柔性电路板的转机处铺些铜皮加以补强。至于出产的厂商可上网“FPC”当关键词查询应该能够找到。
20、恰当挑选 PCB 与外壳接地的点的准则是什么?
挑选 PCB 与外壳接地址挑选的准则是运用 chassis ground 供给低阻抗的途径给回流电流(returning current)及操控此回流电流的途径。例如，一般在高频器材或时钟发生器邻近能够借固定用的螺丝将 PCB的地层与 chassis ground 做衔接，以尽量缩小整个电流回路面积，也就削减电磁辐射。
21、电路板 DEBUG 应从那几个方面着手?
就数字电路而言，首要先依序承认三件作业： 1. 承认一切电源值的巨细均到达规划所需。有些多重电源的体系或许会要求某些电源之间起来的次序与快慢有某种标准。 2. 承认一切时钟信号频率都作业正常且信号边际上没有非单调(non-monotonic)的问题。3. 承认 reset 信号是否到达标准要求。 这些都正常的话，芯片应该要宣布第一个周期(cycle)的信号。接下来按照体系运作原理与 bus protocol 来 debug。
22、在电路板尺度固定的状况下，假如规划中需求包容更多的功用，就往往需求进步 PCB 的走线密度，可是这样有或许导致走线的彼此搅扰增强，一起走线过细也使阻抗无法下降，请专家介绍在高速(>100MHz)高密度 PCB 规划中的技巧?
在规划高速高密度 PCB 时，串扰(crosstalk interference)的确是要特别留意的，由于它对时序(timing)与信号完好性(signal integrity)有很大的影响。以下供给几个留意的当地：
操控走线特性阻抗的接连与匹配。
走线间隔的巨细。一般常看到的间隔为两倍线宽。能够透过仿真来知道走线间隔对时序及信号完好性的影响，找出可忍受的最小间隔。不同芯片信号的成果或许不同。
挑选恰当的端接办法。
防止上下相邻两层的走线方向相同，乃至有走线正好上下堆叠在一起，由于这种串扰比同层相邻走线的景象还大。
运用盲埋孔(blind/buried via)来添加走线面积。可是 PCB 板的制造本钱会添加。在实践执行时的确很难到达彻底平行与等长，不过仍是要尽量做到。
除此以外，能够预留差分端接和共模端接，以平缓对时序与信号完好性的影响。
23、模仿电源处的滤波经常是用 LC 电路。可是为什么有时 LC 比 RC 滤波作用差?
LC 与 RC 滤波作用的比较有必要考虑所要滤掉的频带与电感值的挑选是否恰当。由于电感的感抗(reactance)巨细与电感值和频率有关。假如电源的噪声频率较低，而电感值又不够大，这时滤波作用或许不如 RC。可是，运用 RC 滤波要支付的价值是电阻自身会耗能，功率较差，且要留意所选电阻能接受的功率。
24、滤波时选用电感，电容值的办法是什么?
电感值的选用除了考虑所想滤掉的噪声频率外，还要考虑瞬时电流的反响才干。如 果 LC 的输出端会有时机需求瞬间输出大电流，则电感值太大会阻止此大电流流经此电感的速度，添加纹波噪声(ripple noise)。电容值则和所能忍受的纹波噪声标准值的巨细有关。纹波噪声值要求越小，电容值会较大。而电容的ESR/ESL 也会有影响。别的，假如这 LC 是放在开关式电源(switching regulation power)的输出端时，还要留意此 LC 所发生的极点零点(pole/zero)对负反馈操控(negative feedback control)回路安稳度的影响。
25、怎么尽或许的到达EMC要求，又不致形成太大的本钱压力?
PCB 板上会因 EMC 而添加的本钱一般是因添加地层数目以增强屏蔽效应及添加了 ferrite bead、choke等按捺高频谐波器材的原因。除此之外，一般仍是需调配其它组织上的屏蔽结构才干使整个体系经过 EMC的要求。以下仅就 PCB 板的规划技巧供给几个下降电路发生的电磁辐射效应。
尽或许选用信号斜率(slew rate)较慢的器材，以下降信号所发生的高频成分。
留意高频器材摆放的方位，不要太挨近对外的衔接器。
留意高速信号的阻抗匹配，走线层及其回流电流途径(return current path)， 以削减高频的反射与辐射。
在各器材的电源管脚放置满意与恰当的去耦合电容以平缓电源层和地层上的噪声。特别留意电容的频率响应与温度的特性是否契合规划所需。
对外的衔接器邻近的地可与地层做恰当切割，并将衔接器的地就近接到 chassis ground。
可恰当运用 ground guard/shunt traces 在一些特别高速的信号旁。但要留意 guard/shunt traces 对走线特性阻抗的影响。
电源层比地层内缩 20H，H 为电源层与地层之间的间隔。
