首先按看一下对信号发射端的影响。当一个快速上升的阶跃信号抵达电容时，电容快速充电，充电电流和信号电压上升快慢有关，充电电流公式为：I=C*dV/dt。电容量越大，充电电流越大，信号上升时间越快，dt越小，相同使充电电流越大。
咱们知道，信号的反射与信号感受到的阻抗改变有关，因而为了剖析，咱们看一下，电容引起的阻抗改变。在电容开端充电的初期，阻抗表明为：
这儿dV实践上是阶跃信号电压改变，dt为信号上升时间，电容阻抗公式变为：
从这个公式中，咱们能够得到一个很重要的信息，当阶跃信号施加到电容两头的初期，电容的阻抗与信号上升时间和自身的电容量有关。
通常在电容充电初期，阻抗很小，小于走线的特性阻抗。信号在电容处发生负反射，这个负电压信号和原信号叠加，使得发射端的信号发生下冲，引起发射端信号的非单调性。
关于接纳端，信号抵达接纳端后，发生正反射，反射回来的信号抵达电容方位，那个样发生负反射，反射回接纳端的负反射电压相同使接纳端信号发生下冲。
为了使反射噪声小于电压摆幅的5%(这种状况对信号影响能够忍受)，阻抗改变有必要小于10%。那么电容阻抗应该控制在多少?电容的阻抗表现为一个并联阻抗，咱们能够用并联阻抗公式和反射系数公式来确认它的规模。关于这种并联阻抗，咱们期望电容阻抗越大越好。假定电容阻抗是PCB走线特性阻抗的k倍，依据并联阻抗公式得到电容处信号感受到的阻抗为：
阻抗改变率为：
，即
，也就是说，依据这种抱负的核算，电容的阻抗至少要是PCB特性阻抗的9倍以上。实践上，跟着电容的充电，电容的阻抗不断添加，并不是一向坚持最低阻抗，别的，每一个器材还会有寄生电感，使阻抗添加。因而这个9倍约束能够放宽。在下边的评论中假定这个约束是5倍。
有了阻抗的目标，咱们就能够确认能忍受多大的电容量。电路板上50欧姆特性阻抗很常见，我就用50欧姆来核算。
得出：
即在这种状况下，假如信号上升时间为1ns，那么电容量要小于4皮法。反之，假如电容量为4皮法，则信号上升时间最快为1ns，假如信号上升时间为0.5ns，这个4皮法的电容就会发生问题。
这儿的核算只不过是为了阐明电容的影响，实践电路中状况十分复杂，需求考虑的要素更多，因而这儿核算是否准确没有实践意义。关键是要经过这种核算了解电容是怎么影响信号的。咱们对电路板上每一个要素的影响都有一个感性认识后，就能为规划供给必要的辅导，出现问题就知道怎么去剖析。准确的评价需求用软件来仿真。
总结：
1、PCB走线半途容性负载使发射端信号发生下冲，接纳端信号也会发生下冲。
2、能忍受的电容量和信号上升时间有关，信号上升时间越快，能忍受的电容量越小。
