跟着高档工艺的演进，电路规划团队在最先进的晶片上体系内加载更多功用和功能的才能日益增强。与此一起，他们相同面对许多新的规划应战。多重图画拆分给规划施行进程带来了许多严重布局约束，别的为下降功耗和进步功能而引进 FinFET 晶体管使之愈加杂乱，因为它对铺排和布线流程带来了更多的约束。适用于高档工艺规划的物理完成东西有必要针对引进多重图画拆分和 FinFET 后的铺排、布线、DFM、提取和时序进行增强。
对布线的应战
包含多重图画拆分规矩在内的规划规矩的杂乱性和数量现已明显提高，这对布线程序提出了巨大的应战。
FinFET 相同带来了更多约束，例如电压阈值感知距离、植入层规矩等。这些要素将影响铺排、布局规划和优化引擎，还会直接影响规划的运用率和面积。多重图画拆分收敛和时序收敛相互依存，能够添加规划收敛时刻。
布线程序有必要能够主动了解色彩，检测并修正多重图画拆分违规，还能够对其进行验证。传统的 DRC 违规往往是部分的，多重图画拆分违规与之不同，如图1所示，它们在本质上或许是大局性的，不只会影响多个形状，还会在奇回路修正进程中使核算变得极端密布和困难。对布局的任何搅扰都有或许发生新的多重图画拆分违规，使信号完整性收敛和多重图画拆分收敛变得极具应战性。
因为预先存在的形状、电源和接地轨迹或许导致较长的运用密布内存进行验证的运转时刻，因此需求特别考虑金属1层的布线挑选。像非优选慢移这样的传统技能不能用于处理可布线性问题，因为多重图画拆分中制止运用这些技能。多重图画拆分运用软规矩来防备问题，这确实减少了呈现多重图画拆分奇回路的或许性，可是只是依靠防备会使规划变得十分被迫。高效的多重图画拆分收敛需求对布线程序架构进行更新，新架构要有自己的本地色彩、验证和抵触处理引擎。
对摆放的应战
完成东西需求考虑流程的每个阶段的两层图画拆分约束和 FinFET 布局约束之间的相互作用，包含摆放、布线和优化。东西有必要恪守很多方位和途径布局规矩，例如定位时标准单元和宏的鳍网格对齐规矩、最小面积距离规矩以及源极-漏极对接规矩。在摆放期间，大局布线程序有必要考虑这些规矩，一起核算双图画结构层上的资源。一般情况下，这意味着这些层上布置的网数会更少，不像根本负载/容量核算中的那样多。精确对针脚密度建模的才能是十分重要的，因为各个单元需求离隔以便轻松完成线与针脚的衔接。在摆放期间，完成东西还有必要对拥塞进行建模，提早对拥塞进行估量有必要很好地相关具体的布线成果。
对优化的应战
一般，优化高档工艺规划是为了在不影响面积巨细的前提下取得最佳的功能和功耗。因为存在严厉的多重图画拆分和 FinFET 规矩和约束，规划运用率和面积日益成为规划团队眼中更大的应战。虽然 FinFET 大大下降了总功耗，可是因为寄生电阻和电容以及针脚电容均有所进步，动态功耗成分更高(与漏电比较)。多重图画拆分和时序收敛处理方案之间存在抵触，信号完整性收敛因此变得愈加困难。有时规划师能够完毕两者之间的“乒乓效应”，但这意味着每个已有违规上又呈现了新的违规。为了防止这种问题，东西就需求运用新的技能，因为布线扩展和非优先慢移等老技能现已不再有用。优化引擎有必要主动了解多重图画拆分和 FinFET 规矩，以便一起处理功耗、功能和面积上的要求。
定论
因为多重图画拆分的引进、FinFET 设备、杂乱的 DRC/DFM 要求，更多的规划尺度和多个规划方针等等要素，使高档工艺规划面对一系列严重规划应战。
