5.3.2 根据ISE的仿真
在代码编写结束后，需求借助于测验渠道来验证所规划的模块是否满足要求。ISE 供给了两种测验渠道的树立办法，一种是运用HDL Bencher 的图形化波形修改功用编写，另一种便是运用HDL 言语，相对于前者运用简略、功用强大。下面介绍根据Verilog 言语树立测验渠道的办法。
首先在工程管理区将“Sources for”设置为Behavioral SimulaTIon，在恣意方位单击鼠标右键，并在弹出的菜单中挑选“New Source”指令，然后选中“Verilog Test Fixture”类型，输入文件名为“test_test”，再点击“Next”进入下一页。这时，工程中所有Verilog Module 的称号都会显现出来，规划人员需求挑选要进行测验的模块。
用鼠标选中test，点击“Next”后进入下一页，直接点击“Finish”按键，ISE 会在源代码修改区主动显现测验模块的代码：
`TImescale 1ns / 1ps
module test_test_v;
// Inputs
reg clk;
reg [7:0] din;
// Outputs
wire [7:0] dout;
// InstanTIate the Unit Under Test (UUT)
test uut (
.clk(clk),
.din(din),
.dout(dout)
);
iniTIal begin
// Initialize Inputs
clk = 0;
din = 0;
// Wait 100 ns for global reset to finish
#100;
// Add stimulus here
end
endmodule
由此可见，ISE 主动生成了测验渠道的完好架构，包含所需信号、端口声明以及模块调用的完结。所需的作业便是在initial…end 模块中的“// Add stimulus here”后边增加测验向量生成代码。增加的测验代码如下：
forever begin
#5;
clk = !clk;
if(clk == 1)
din = din + 1;
else
din = din;
end
完结测验渠道后。在工程管理区将“Sources for”选项设置为Behavioral Simulation，这时在进程管理区会显现与仿真有关的进程，如图5-7 所示。
图5-7 仿真进程示意图
选中图5-7 中Xilinx ISE Simulator 下的Simulate Behavioral Model 项，点击鼠标右键，挑选弹出菜单的Properties项，会弹出如图5-8 所示的特点设置对话框，最终一行的Simulation Run Time 便是仿真时刻的设置，可将其修改为恣意时长，本例选用默认值。
图5-8 仿真特点设置对话框
仿真参数设置完后，就能够进行仿真了，直接双击ISE Simulator 软件中的Simulate Behavioral Model，则ISE 会主动发动ISE Simulator 软件，并得到如图5-9所示的仿真成果，从中能够看到规划达到了估计方针。
图5-9 test模块的仿真成果
