不论你是一名逻辑规划师、硬件工程师或体系工程师，甚或具有一切这些头衔，只需你在任何一种高速和多协议的杂乱体系中运用了FPGA，你就很或许需求尽力处理好器材装备、电源办理、IP集成、信号完好性和其他的一些要害规划问题。不过，你不用单独面临这些应战，由于在当时业界抢先的FPGA公司里作业的运用工程师每天都会面临这些问题，并且他们现已提出了一些将令你的规划作业变得更轻松的规划辅导原则和处理计划。
I/O信号分配
可供给最多的多功用引脚、I/O规范、端接计划和差分对的FPGA在信号分配方面也具有最杂乱的规划辅导原则。尽管Altera的FPGA器材没有规划辅导原则(由于它完成起来比较简略)，但赛灵思的FPGA规划辅导原则却很杂乱。但不论是哪一种状况，在为I/O引脚分配信号时，都有一些需求紧记的一同过程：
1. 运用一个电子数据表列出一切计划的信号分配，以及它们的重要特色，例如I/O规范、电压、需求的端接办法和相关的时钟。
2. 查看制造商的块/区域兼容性原则。
3. 考虑运用第二个电子数据表制定FPGA的布局，以承认哪些管脚是通用的、哪些是专用的、哪些支撑差分信号对和大局及部分时钟、哪些需求参阅电压。
4. 运用以上两个电子数据表的信息和区域兼容性原则，先分配受约束程度最大的信号到引脚上，最终分配受约束最小的。例如，你或许需求先分配串行总线和时钟信号，由于它们一般只分配到一些特定引脚。
5. 依照受约束程度重新分配信号总线。在这个阶段，或许需求细心权衡一同开关输出(SSO)和不兼容I/O规范等规划问题，尤其是当你具有许多个高速输出或运用了好几个不同的I/O规范时。假如你的规划需求部分/区域时钟，你将或许需求运用高速总线邻近的管脚，最好提早记住这个要求，防止最终无法为其组织最适宜的引脚。假如某个特定块所挑选的I/O规范需求参阅电压信号，记住先不要分配这些引脚。差分信号的分配一直要先于单端信号。假如某个FPGA供给了片内端接，那么它也或许适用于其他兼容性规矩。
6. 在适宜的当地分配剩下的信号。
在这个阶段，考虑写一个只包含端口分配的HDL文件。然后经过运用供货商供给的东西或运用一个文本编辑器手动创立一个约束文件，为I/O规范和SSO等添加必要的支撑信息。准备好这些根本文件后，你能够运转布局布线东西来承认是否忽视了一些原则或许做了一个过错的分配。
这将使你在规划的初始阶段就和布局工程师一同作业，一同规划PCB的走线、冗余规划、散热问题和信号完好性。FPGA东西或许能够在这些方面供给帮忙，并帮忙你处理这些问题，因而你有必要保证了解你的东西包的功用。
你咨询一位布局专家的时刻越晚，你就越有或许需求去处理一些杂乱的问题和规划重复，而这些或许能够经过一些前期剖析加以防止。一旦你完成了满足的信号分配，你就要用约束文件确认它们。
信号完好性
大多数先进FPGA能够处理速度为数百兆赫兹的并行总线和具有作业在千兆赫兹规模的串行接口。以这么快的速度作业时，你需求了解信号完好性的原理，由于高频信号的处理会给咱们准确简略的数字国际带来一连串模仿规划问题。
组织一些时刻阅览FPGA供货商供给的文献。即便你对某个器材或许供货商的信息现已纯熟于心，也有必要参阅其他供货商供给的文档，由于不同公司的文档往往有不同的见地。你将会发现在许多问题上不同的供货商具有不同的观念，如什么会发生高速信号、切换信号之间能够存在多少时延而依然能够以为它们是一同的等等。FPGA供货商的东西一般能够很好地履行一些根本的信号完好性剖析，因而你有必要彻底了解你所取得的东西包的一切潜能。
此外，目前市场上有几百种关于信号完好性和降噪的书。假如你是个新手或许需求一个进修课程，你能够考虑阅览Douglas Brooks编写的“信号完好性问题和PCB规划”。假如需求进行更深化的讨论，能够阅览Howard Johnson编写的“高速数字规划”。
FPGA或许会由于太多的高速SSO而对体系中的信号(或其它FPGA信号)带来严重破坏，由于这会导致称为一同切换噪声(SSN)的噪声。SSN也叫做地反弹或VCC反弹，关于单端规范，SSN是在输出由低到高时供给瞬态电流和由高到低时吸收瞬态电流的过程中，由多个输出驱动器一同切换和导致器材电压与体系电压之间的改变而引起的。
在高到低的转化引起地反弹时，由低到高转化也会导致VCC下降。由于电容一般安放在VCC和接地层之间，因而SSN典型地存在于这两个当地。由低到高改变时地反弹也有或许呈现。 所以，SSO变成了搅扰信号，它会发生或许耦合到邻近信号的噪声。关于某个区域而言太多SSO或许会导致电源的扰动。由于以下2个原因，SSO现已变成一个有必要认真对待的问题：1. 切换时刻大幅下降;2. 过孔尺度和走线宽度的减小加上更大的板厚度现已推高了板极电感，这将大幅添加呈现地反弹的或许性。更大的负载电容也或许导致SSN，尽管程度上会轻一点。当有用VCC低于希望值，然后导致I/O缓存的转化速度低于希望速度时，SSN也或许导致时序问题变得杰出起来。
有几个办法能够减小SSN。有些器材只需经过约束I/O规范的挑选就可简化这个问题，但不是一切器材都能这么做。一些供货商主张将高速总线输出散布到整个裸片上，假如SSN是你仅有重视的问题，那么这肯定是一个很好的主张。不过，假如依照这个主张去做，有2个根本问题将会冒出来。
首要，这或许会带来下流布通性问题，由于将信号散布到整个裸片上常常会引起更多的走线穿插。而这就导致需求更多的信号布线层。其次，大多数规划在散布信号前也要求进行细心研讨，由于当一个总线散布到特定的块或区外时会引起块/区间的兼容性问题。因而，假如你能在考虑布通性的一同，小心肠将一个较小的总线散布到一个或两个块/区域内，那么体系将会作业得很好。
假如你被一个具有相邻高速切换输出的规划所困扰，有好几种技能能帮忙你处理潜在的SSN问题。首要对你的规划进行适宜的布局和去耦合。关于去耦合，运用间隔尽或许近的电源和地平面临，中心用一个SMT电容离隔。运用SMT电容进行去耦合也有助于减小电感，而电感是发生体系噪声的一个首要要素。
假如你依然觉得需求运用去耦电容(为了减小SSN)，应该使得这些电容的方位尽或许接近高速输出引脚。Altera的一项研讨发现，假如这些电容到引脚的间隔大于1英寸，在运用恰当的SMT电容去退耦时，这些电容变得功率极低。其他减小SSN或许其或许发生影响的主张包含：防止将灵敏信号(复位、时钟和使能等)坐落SSO邻近;或许时，运用较小偏移的输出和运用最低电感的过孔;经过在适宜方位刺进延时使得输出信号替换呈现。即便现已完成了PCB的出产，这个主张依然能够运用。
参阅将被连接到FPGA上的器材的相关材料。关于每个器材，承认最大输入低电压门限(单位毫伏)。这是FPGA驱动该器材需求的最大电压，所以该设备依然能够检测到一个有用逻辑低状况(最大VIL值)。相同，还要承认器材能够忍受且能持续作业的最大输入负脉冲信号(单位毫伏)。
在某些状况下，最大容许的地反弹或许不是或许不仅是以上给出的值。而是要经过取得最大输入低电压门限的最小值、最大输入负脉冲信号、或许一切器材的最大地反弹来承认最大的体系地反弹。
然后，依据具有相似负载特色的网络连接的数目和品种对相似的FPGA总线进行分组。接着研讨每个部分、区域或许块的电源和接地引脚数目，还有关于所运用的每个I/O规范，每个电源和接地管脚对所答应的SSO数目。这些数目能够用于核算每个组的总电容负载和每个输出驱动的电容，以承认能够忍受的SSO最大值。
你也应该咨询供货商以承认根据每个块和每一对块你是否超过了引荐的SSO数目，条件是供货商现已研讨了这些问题。一同，由于有多个要素会导致SSN，所以最好树立一个具有内置抗噪声功能的鲁棒体系。不然，就运用针对每个引脚约束I/O规范的器材，这样就能够削减或许的SSN问题。
差分信号
在FPGA规划中，你或许会发现对差分信号的处理存在最多的争议。相似于SSN，最好从供货商、书本和用户群取得尽或许多的信息。一同，在承认某个计划前咨询你的布部分门以了解他们引荐的主张和信息。
首要争辩开始于差分信号对是否应该选用宽边耦合仍是边际耦合，以及每对之间究竟应该存在多少耦合。答案一般是“依据详细状况承认”，所以需求进行详细研讨。
假如你不能承认关于一个单端信号为什么需求挑选差分I/O规范，答案很简略。运用差分信号，你简直能够彻底操控信号的回路。由于这是信号对的一部分，并且理论上在任何一个接地(或许电源)平面上不应该呈现来自信号对的电流。
这儿假定走线对具有持平长度，布设在相邻区域且距离不变，走线阻抗稳定且匹配。此外，运用单端信号，你很难操控信号回程，并且测验一个信号的回来也或许徒劳无功。
差分信号的首要缺陷是他们需求两根走线互相接近。当在一个PCB上分配几百个差分信号时这或许是个难点。但这是布线工程师的问题，不是吗?
