1 导言
电荷耦合器CCD具有尺度小、精度高、功耗低、寿命长、丈量精度高级长处，在图画传感和非触摸丈量范畴得到了广泛运用。因为CCD芯片的转化功率、信噪比等光电特性只要在适宜的时序驱动下才干到达器材工艺规划所要求的最佳值，以及安稳的输出信号，因此驱动时序的规划是运用的关键问题之一。通用CCD驱动规划有4种完结办法：EPROM驱动法；IC驱动法；单片机驱动法以及可编程逻辑器材(PLD)驱动法。
根据FPGA规划的驱动电路是可再编程的，与传统的办法比较，其长处是集成度高、速度快、可靠性好。若要改动驱动电路的时序，增减某些功用，仅需求对器材从头编程即可，在不改动任何硬件的情况下，即可完结驱动电路的更新换代。
2 CD 1501D CCD作业参数及时序剖析
2．1 TCDl50lD CCD作业参数
所选器材是日本TOSHIBA公司的TCDl50lD CCD作为光电传感器，该芯片是高灵敏度、低噪声和宽动态规模的线阵CCD器材。首要参数如下：
光敏像元数：5000个 像元尺度：7μm×7μm×7μm
光谱呼应规模：300～l 000 nm灵敏度：10．4～15．6V/Lx．s
动态范同典型值：3 000 nm饱满曝光度典型值：0.23Lx．s
驱动时钟频率最大值：12 MHz
该器材正常作业的驱动脉冲首要有：复位时钟RS、移位脉冲φ1、φ2和搬运脉冲SH。该器材具有5 000个有用像元，正常作业还需求76个虚设单元输出(dummy outputs)信号。因为该器材是两列并行传输，所以在一个周期内至少需求2538个φ1(或φ2)时钟脉冲才干完结一帧图画搬运。
2．2 驱动时序剖析
各驱动时序之间正确的先后联系是确保CCD正常作业的条件。详细时序联系如图1所示。
3 CCD输出信号的收集
CCD器材输出的原始信号中除了有用的信号外，还夹杂着各种噪声和搅扰，首要有光子噪声、散粒噪声、暗电流噪声、复位噪声以及输出噪声等，而影响最大的是复位噪声。经过理论及试验可知，相关双采样是消除复位噪声最有用的办法之一。其原理是运用复位噪声在同一像素周期内近似为常数，因此，只要把同一像素周期内的参阅电平缓信号电平进行两次采样，再进行相减，即可消除复位噪声。
3．1 内部信号处理
与其他线阵CCD不同的是TCDl50lD内部包含有采样坚持电路。由图1可知，OS经SH脉冲采样后，得到一切视频信号的包络，经CP箝位电平后输出一个大约为5 V左右的直流重量，两个波形再经过差分即可得到有用的视频信号。若要确保信号的不失真输出，则t12和t18需越小越好，有必要满意时刻最小值要求，即让采样脉冲SH和箝位脉冲CP对OS信号在很短时刻内精确地对暗影部分信号电平缓参阅电平别离进行采样，然后两者差分。输出视频信号的示意图如图2所示，图2(a)中的暗影部分是有用的视频信号，白色部分是参阅电平，图2(b)是相关双采样后CCD每个像元中视频信号包络的调集，是一个负极性的离散模拟信号，图2(c)是翻转之后的正极性信号。这个进程相当于对CCD输出信号进行内部CDS，因为CCD内部时序要求十分严厉，在某些情况下能够选用外部的相关双采样技能，在实践运用中可根据详细情况挑选运用内部采样处理仍是外部采样处理。
3．2 外部信号收集
外部电路对CCD信号收集首要包含除噪和A／D转化，前者是为了在不丢失图画细节的条件下尽可能消除噪声和搅扰，以获取高质量的图画；后者则是为了完结对输出信号的数字化，以便进一步进行软件处理。
传统CCD除噪和A/D转化是选用分立电路来完结对输出信号的数字化处理，关于高速收集体系而言，传统办法明显满意不了要求。为了简化电路规划、进步体系可靠性，这儿选用单片集成的CCD模拟信号的预处理芯片AD9826来完结CDS及A／D转化。该芯片内部集成了CDS电路和16位20MHz A／D转化器。而AD9826输出只要8位，因此选用分时输出高8位和低8位的办法来完结16位数据的输出．方框图如图3所示。因为AD9826对输入信号幅值的要求能够到达4V，而未经处理的TCDl501D输出信号幅值为3 V左右，其间还有一个挨近5 V的直流重量，需用一个差分扩大器消除直流后，再扩大才干接到AD9826的输入端，完结对CCD输出信号不失真的进行处理。AD9826的CDSCLK时序驱动脉冲由FPGA发生，串口的装备可经过单片机或DSP写入。
4 时序规划及波形仿真
经过对TCDl50lD的驱动脉冲及时序联系的剖析，下面将用ALTERA公司的Quartus II 7．2作为开发渠道，对各路时序进行相关的规划及仿真。Quartus II 7．2开发体系是一种全集成化的可编程逻辑规划环境，它支撑硬件描绘言语(VHDL)、状态图及原理图3种输入办法，规划包含4个阶段：规划输入；规划完结；规划验证和器材编程。其原理输入办法简略直观，而硬件描绘言语输入办法的长处是可移植性和可读性好，因此体系选用VHDL言语的输入办法。
4．1 TCDl501D时序规划及仿真
体系所选的基准时钟为100 MHz，作业频率为10 MHz。根据TCDl501D驱动时序要求，选用硬件编程言语(VHDL)的输入办法，规划出各脉冲发生的程序。各项驱动脉冲均由基准时钟分频发生。其脉冲参数别离为：φl=φ2=5 MHz，占空比为1：1，波形为方波，φ1、φ2在并行搬运时有一个大于SH高电平的宽脉冲，脉宽为2000 ns；复位脉冲RS=10MHz：占空比为3：2，波形为方波；SH在搬运时的宽脉冲为1000 ns；箝位脉冲CP和采样坚持脉冲SP别离为RS脉冲的推迟。正确编译后，最终经过波形仿真，得到TCDl501D驱动时序的仿真波形图，仿真成果如图4所示，其间FlB、F2B别离表明移位脉冲φ1、φ2，图中+2．011885 μs线表明相关于25．446 ns的基准线偏移量，可知F1B宽脉冲简直为2 000 ns，能满意器材手册的要求。同理，可断定其他驱动脉冲也满意要求。
4．2 AD9826时序规划及仿真
经过对AD9826单通道CDS采样时序剖析，结合TCDl501D输出信号的特色，规划出正确合理的CDS驱动时序是确保该器材正常作业的根底。充分运用硬件编程言语(VHDL)的长处，发生各项时序。根据TCDl501D输出信号OS的时序要求及AD9826对CDS的要求，可设定各脉冲的参数为：主时钟为100 MHz，CDSCLK1=CDSCLK2=10 MHz，占空比为l：4，两次采样距离为40 ns，均为下降沿采样；AD—CCLK=10MHz，占空比为1：l，低电平有用。编译后经过波形仿真的成果如图5所示，其间12．211 ns线为基准，+100．62ns线为相对基准线的偏移量，可知CDSCLKl周期为100 ns，满意器材手册中所规则的要求。
5 结语
经过对TCDl50lD输出图画信号特征的扼要剖析，别离论述了内、外2种除噪办法，并给出了相应的时序，再运用Quartus II 7．2软件渠道对TCDl501D CCD驱动时序及AD9826的采样时序进行了规划及成果仿真，使CCD的驱动变得简略且易于处理，这是传统逻辑电路无法比拟的，对其他CCD时序驱动及后续处理供给了必定的参阅价值。
