深亚微米和纳米规划中呈现了新的缺点类型，单开发和运用功用性矢量现已无法满意对产品测验的实践需求。扫描、AC扫描、逻辑内建自测验(LBIST)和存储器BIST这类结构测验办法为了解规划标准、辨认出产和规划中的缺点、描绘和监控产品出产进程以及加快产品上市供给了一种愈加有用的办法。
现代矢量生成技能经过选用比曩昔更多的毛病模型，可以在短得多的进展时刻内运用更少的测验矢量完结毛病覆盖率更大的测验。但是，既选用功用测验矢量也选用其他测验矢量又会带来新的问题，例如矢量数目增多、不同类型的矢量(功用性矢量和结构矢量)应怎样挑选和组合、怎样支撑各式各样的毛病和缺点类型、怎样决议丈量的标准和质量，以及怎样将这些测验矢量运用到现代ATE中去。
现代规划进程要求针对不同意图选用多种不同类型的测验矢量，因此矢量供给已不再是一个简略的程序。矢量的用处贯穿了整个规划、验证、质量缓慢进步(ramp up)和出产进程，乃至在附加的库描绘、工艺描绘、毛病剖析、老化测验(burn-in)和硅片级评价等方面都有其效果。但最常见的矢量运用仍是测验程序。1965年，Gordon Moore提出了闻名的摩尔规律“每18个月处理才干将翻一番”，这一规律对矢量也相同适用。依据已运用的矢量数意图增加曲线，咱们现已得到了包含上亿个测验矢量的测验程序。
什么是测验矢量？
矢量的一个根本界说是：矢量是每个时钟周期运用于器材管脚的用于测验或许操作的逻辑1和逻辑0数据。这一界说听起来好像很简略，但在实在运用中则杂乱得多。因为逻辑1和逻辑0是由带守时特性和电平特性的波形代表的，与波形形状、脉冲宽度、脉冲边际或斜率以及上升沿和下降沿的方位都有联系。在ATE(主动测验设备)言语中，这些波形是经过上升和下降沿加上器材管脚对树立时刻和坚持时刻的要求这种格局化描绘办法表明的。RZ(归零)、NRZ(非归零)和盘绕补码(SBC，surround by complement)信号便是几个用来表明逻辑1和逻辑0的不同信号波形的比如。 
数据波形和守时波形中的一个难点便是在一个周期中精确、精确和明晰地定位波形上升沿和下降沿的方位。贵重的传统ATE一般经过选用增大长度来支撑这一功用，一起，增大长度还有利于评价那些带高速接口的各部分之间的精确I/O守时。
结构测验仪
结构测验仪是一种新式ATE，它经过优化其操作和特性集来支撑“结构测验”典范，然后下降传统ATE的相关本钱。结构化优化是指规划测验仪时，更多地考虑到扫描矢量和BIST矢量运用的办法——扫描办法选用直线矢量，在位移进程中运用一组现已界说好的扫描通道，以低数据率进行评价；BIST则选用芯片内部供给的矢量序列，经过一个片上PLL，BIST可以实速运转，但唤醒时有必要选用一个慢速声明信号加一个慢速陈述和/或成功－失利(pass-fail)信号。若BIST需求实速运转或需求进行数据率过高的AC操作(超出测验仪所能供给的数据率),可选用矢量对时钟，该时钟能刚好发生一个实速时钟周期而不影响运用于管脚处的数据。
此外，不管用作驱动仍是用来进行比较/捕获，结构测验仪均支撑比传统ATE更大的存储器。
测验矢量从何而来？
现代测验程序中运用的测验矢量有三个根本来历：大多数功用矢量由循环仿真(cycle-ized simulation)生成；简直一切扫描矢量均由测验方法主动生成(ATPG)或工程规划主动化(EDA)东西生成；而JTAG、逻辑BIST和存储器BIST这类专门技能矢量则由方针EDA东西生成。此外还有第四类直接在ATE上生成或直接由人工操作员生成的矢量，本文对此类矢量不作评论。
功用矢量
功用矢量也叫行为矢量或操作矢量，这种矢量一般由HDL或RTL行为模型仿真得到。行为仿真后得到一个文件，其间既包含鼓励也包含电路呼应。之所以选用行为模型仿真是因为它代表了最快的仿真办法，而细节信息越多，仿真越具体，运转仿真所需的时刻就越长。最常见的用作测验矢量的仿真输出是VCD(Verilog Change Dump)文件。而实践上，验证仿真是一种“依据事情”的仿真，它可以辨认调查点的逻辑改动，但ATE并不能运用这种仿真。抱负的办法是将这种仿真与一个时钟联系起来运用，然后发生一个与 “测验仪周期”有关，而且同步于“测验仪周期”的输出文件。这种办法叫做“环化 (cyclization)”。但不管是行为仿真仍是验证仿真，不管是否选用环化办法(cyclized)，要想将这些“格局化规划”矢量运用到方针ATE中，都有必要对其进行翻译。假如仿真矢量没有选用环化办法，那么翻译进程就会杂乱许多。经过翻译，可以把与每个时钟周期相关的数据映射为方针测验仪所支撑的波形。
一般，想要将功用矢量运用到一台ATE上时总会呈现一个问题，因为功用矢量需求多种“边际集”或“守时集”的支撑。所谓“边际集”或“守时集”指的是在某个给定的方法下或许与一个给定管脚有关的多种不同的守时办法(每种不同的电平、边际方位、周期、脉冲宽度等都代表了一组不同的边际集或守时集)。原始仿真都是事情驱动的，翻译时有必要为方针方法指配波形，不同的方法一般需求不同的波形。但有时，某部分的规划答应当数据发生改动时，在几个时钟周期之间，在某个给定的管脚上履行多项不同的非同步操作(例如操控一个纹波计数器或one－hot状况机)。
功用矢量是针对行为模型结构的，规划功用矢量的意图是运用其对事务处理、操作或逻辑规划设定的行为进行操练。这是对被测规划的门级或电路图级的一级笼统，是对其物理层、布线层或硅片层的二级笼统。要评价功用矢量的质量，有必要对其评分，或许运用毛病模型在门级对其进行“毛病仿真”，或运用缺点模型在物理层对其进行仿真。而最常用的评分办法则是运用绑定(stuck－at)毛病模型进行仿真。此外，在对功用矢量进行评分时还需求进行另一种仿真，那便是针对门级模型的仿真。然后，依据仿真的成果选取那些可以抵达最佳毛病覆盖率，或能抵达方针覆盖率的矢量或方法，而除掉那些覆盖率冗余的方法(所谓覆盖率冗余，指并未发现任何共同的或新的毛病)。
在现代的杂乱规划中，根本的“结构级”或“示意图级”验证都选用更高效的依据扫描的绑定矢量来进行出产测验和质量评价，功用矢量就只能用于守时、速度功用或频率验证了。但即使是在这种用法上，功用矢量也面对依据扫描的矢量的应战。
功用矢量也能在结构测验仪上运用，但结构测验仪是针对扫描类矢量更简略的运用格局和更低的数据率进行了优化的，因此功用矢量在用于结构测验仪上时，有必要对其所支撑的边际集/守时集的数目加以约束。
结构矢量
跟着IC密度和杂乱性日益增大以及上市时刻持续缩短，持续寻求传统的功用测验办法就变得远景堪忧。规划和测验团队在上市时刻的压力下，对操作体系所知更少的情况下，有必要在更短时刻内增大毛病覆盖率，并考虑更多的毛病类型。他们怎样或许在这样的环境中抽出时刻来为杂乱SoC开发功用测验矢量(咱们购买第三方的IP内核不也是因为咱们不具有自己规划这种内核的时刻和专业技能吗)？
在IC规划量日益增大的情况下，结构化测验办法为咱们供给了一种愈加有用的挑选。选用结构化测验办法时，工程师运用的是依据硅片结构验证的毛病模型，而不是依据硅片行为验证的测验矢量。这种测验经过静态绑定(static stuck-at)毛病模型就可以完结。门和连线经过芯片中的DFT来校验，而主动矢量生成和矢量评分则由EDA东西来处理。测验进程如下：首要在门的输入赋一个值，将疑似缺点节点的值绑定为与其应有值相反的值(例如将1强加给一个绑定0的节点)，然后在支撑门的输入赋一个值，使前面的值可以传递到观测点。假如观测点的值与期望值不同，那么就以为检测到一个毛病。
虽然结构化测验法并不是什么新办法，但它现已开端成为一种越来越受欢迎的测验办法，原因是：1. 主动化EDA东西可以用比生成传统功用测验矢量更短的时刻生成结构测验矢量；2. 现已有一些EDA东西可以针对绑定、推迟、桥接、开路、存储器缺点、走漏和其他的杂乱毛病模型来生成矢量，这些毛病模型可使测验变为更高层次的质量测验。而且这类相关东西也对生成与扫描、内建逻辑自测(BIST)、存储器GIST和Iddq(走漏测验)相关的逻辑有所协助。
此外，结构化测验中运用的矢量均非常灵敏，而且也携带了更多固有的规划信息。这一长处对依据IP内核的IC规划而言非常要害。有了更全面的测验矢量，工程师就能在对芯片了解更少的情况下组织测验、开发测验程序并进行确诊。而且，假如工程师们正确地遵循了结构化测验的整个结构，就能运用较少的测验矢量抵达较大的测验覆盖率。
结构测验法假设在芯片内刺进有DFT功用，而且要求严格遵守规划规矩中的测验规矩。选用这种办法的开发人员有必要延伸其时刻进展，将增加和验证DFT以及运转ATPG所需的时刻考虑进去。有些人以为DFT和ATPG很费时刻，这种主意是过错的，因为现实上DFT和ATPG正在替代曩昔一般在下单后才完结的一些使命。其实，相关于在后规划阶段再来生成功用矢量并编写测验程序而言，将这些使命调整到规划前期来完结可以节约适当多的时刻。
选用结构矢量进行测验还有另一个长处，那便是现在的一切干流EDA东西都是以IEEE 1450.1标准规矩的STIL(标准测验交换言语)输出的，而现在的结构测验仪可以直接了解这种规划言语，无需翻译，这就消除了测验程序开发进程中过错的一个首要来历，处理了一个大难题。
绑定(stuck-at)扫描矢量
最常见的一种结构矢量是扫描矢量。绝大多数扫描矢量都是由ATPG东西生成的DC扫描矢量或绑定扫描矢量。假如被测规划是一个全扫描规划，那么一切触发器都是扫描结构的一部分，都被组织后编入扫描链，或编入可从该部分的管脚处直接拜访的扫描移位寄存器中。这时，矢量生成是组合进行的。假如被测规划是“大部分扫描”或“部分扫描”规划，那么有一些触发器就不归于扫描链，这时矢量生成就有必要包含序列剖析功用(即矢量生成器有必要清楚应怎样使触发器作业)。别的，假如扫描矢量被用来测验或验证规划在实速运转时的特性或行为，或许规划的AC特性或行为，那么要么有必要进行一次次序时刻帧剖析，要么有必要进行一次伪次序时刻帧剖析，以生成实速样本周期。
假如扫描矢量是随机创立的(即分配给扫描链元素的值是随机的逻辑值)，那么不管这些矢量是来自测验仪仍是片上方法发生器(例如一个线性反应移位寄存器，LFSR)，这一运用都被以为是一次BIST。许多时分，扫描矢量是由某些确定性的东西创立的，所谓确定性是指这些矢量都是针对某些特定的毛病而开发的。绑定毛病模型是最简略的ATPG毛病模型，在这种模型中，逻辑电路的一个网点或一个节点(门的输入或输出)有必要被指定一个绑定0或绑定1的条件(就好像这个网点或节点被短路到VDD或VSS相同)。在测验这一网点或节点时，有必要将其输入驱动到与其绑定值相反的值上(即绑定1的节点或网点有必要被驱动为逻辑0)，而将疑似缺点节点的值仅有地衔接到一个观测点(只要当过错的成果被传送出来时，观测点才干观测到)。而且还要将逻辑1赋给AND型逻辑的off-path输入，将逻辑0赋给OR型逻辑的off-path输入，借此注册信号的传输通道，然后使毛病演练可以完结(图2)。
假如毛病成果的前向追寻进程以及使能和毛病演练途径的后向追寻进程都得出了定论，那么就可以以为逻辑值要么在输入管脚处完毕，要么在扫描触发器内完毕。用于施行扫描链中所散布测验的数据比特叫做“测验立方(test-cube)”，其他比特可以进行随机填充(padding)。扫描链可以以任何频率填充，其作业频率一般只要几十兆赫兹。一旦某个状况被加载到扫描链之后，扫描使能信号就被撤销，以答应呈现为期一个时钟周期的“功用呼应”，然后再次翻开扫描使能，将这次“取样”的成果移出。移出的成果中可以体现测验成果的那些数据比特叫做“有用位”。 
AC扫描矢量
跟着深亚微米(DSM)和纳米制作工艺不断发展，工艺改动和工艺缺点现已成为与守时相关的毛病条件发生的首要因素。因此，绑定模型开端使某些特定规划市场上的芯片得革除更许多的测验。但在深亚微米和纳米规划中，一个象绑定模型相同的静态毛病模型是不或许描绘一切毛病的。比较而言，动态评价推迟毛病模型更好。
推迟毛病模型与绑定型毛病模型非常相似，但前者内嵌有守时特征，当它发现一个守时上的缺点时，它会将其转化为一个布尔过错(即在采样时刻，调查点会呈现一个过错的逻辑值)。有一种推迟毛病模型叫做门推迟毛病模型或转化(transition)推迟毛病模型。这种模型可以用一个门元件的管脚值来表明，它具有慢升(STR)或慢降(STF)逻辑转化特性，或许可以说它的传输推迟远大于正常值。另一种推迟毛病模型是“途径(path)”推迟毛病模型，它和门推迟毛病模型相似，但它是经过一条包含几个门和几个节点衔接的传输途径作业，而且它要到某个已知途径的终究一个门才具有慢升和慢降特性。
许多种形成守时不确定行为的缺点都可以用推迟毛病模型来建模。其间包含：阻性栅极氧化物短路和掺杂缺乏，这两种缺点会导致晶体管开关速度变慢；布线过错，包含过孔断路和过孔阻塞以及走线断路或变形的(例如狗骨形)，这种布线过错会导致传输途径受阻。金属桥或短道路衔接或许会与其他信号发生竞赛，因此也可以用推迟模型建模对其建模。此外，还有一种有必要承受评价的“软毛病”条件，那便是由互%&&&&&%引发的串扰类信号完好性问题。
一些其他的缺点也或许形成逻辑上相似推迟的行为，例如在电源通路无法供给满意能量以驱动逻辑模块时呈现的电源垮降，或在时钟树驱动器的驱动才干缺乏或时钟边际速率堆叠时形成的时钟虚弱。这其间有一些推迟非常细小，当他们呈现在非要害途径中时或许不会被发现。这种细小的推迟看似一种可承受的缺点或毛病，但它们却或许终究导致芯片呈现牢靠性问题，或是引发额定资源走漏之类的一些其他缺点。
AC扫描便是为抵达验证守时一致性的意图，而运用依据扫描的技能来实实践速采样周期。AC扫描也可以用来验证频率一致性(速度分级)、管脚界说一致性(IO守时)或许查看由制作引进的推迟缺点。工程师们验证频率一致性的办法是确保出产后，规划中，但凡在规矩规模内的一切要害的守时通路都满意他们对硅片级的规矩要求。而这一剖析是在对每一个端点进行剖析的基础上进行的(一个端点便是一个寄存器或一个输出管脚)，选用从静态守时剖析(STA)中提取的要害途径。而管脚守时标准的规矩，例如输入树立时刻、输入坚持时刻以及输出有用时刻，都是经过确保每个管脚上最坏情况下的最长途径和最好情况下的最短途径都在规矩的树立－坚持守时规模内来完结的。与进行频率验证和管脚验证时相同，为了定位呈现推迟缺点的方位，需选用AC扫描来测验每个端点上的许多途径，仅仅需留意，有些非要害途径也或许因为存在推迟而变成要害途径。
以上两种AC扫描毛病模型中，转化推迟模型可以检测门和网点处的STR和STF信号，更适合测验总推迟，而途径推迟模型可以检测一条经过完好描绘的，由多个网点和门组成的途径上的STR和STF信号，更适合监测要害途径上的细小推迟。二者结合起来就能完结一切守时和频率验证使命。
对转化推迟毛病模型和途径推迟毛病模型都可以进行剖析，而且可依据对矢量对的需求在两个时刻帧内完结这两种模型剖析。第一个时刻帧用于树立过错值并建议一次转化，第二个时刻帧用于捕捉转化的成果。一切揭露可用的ATPG东西从一段时刻曾经，就都开端支撑这种对转化进行的触发－捕捉剖析了。AC扫描中选用的矢量生成技能现已老练，但其运用却仍不行老练。
绑定扫描和AC扫描的首要差异在于时钟守时。能完结时钟守时的办法有许多种，但此处只需求一个实速时钟脉冲。多路D触发器型扫描的测验时钟一般选用体系时钟，而LSSD型扫描的测验时钟则一般选用专用的测验时钟。时钟守时本来应该并不杂乱，但现代的规划中多存在多个时钟区域、多种时钟频率、由时钟演化而得的时钟，以及巨大的或许负荷有上万个寄存器的时钟散布树，这就使得时钟规划决不或许简略完事。 对有些器材而言，大多数常用测验仪的时钟守时才干现已可以满意要求，在测验这样的器材时，测验所运用的时钟一般由芯片外部，经由体系时钟管脚灌入芯片内部，既用做移位时钟也用做捕捉时钟。这种守时办法对那些作业在200－400MHz以下的规划是适当简略的。但是当测验仪的守时才干无法满意器材对频率的要求时，或许当需求增加贵重的高速焊盘才干从芯片外部引进时钟时，最常用的办法便是运用片上的锁相环或推迟锁相环(DLL)供给体系时钟。这时，外部供给的时钟更契合测验仪的守时才干，只作为参阅时钟；效果于体系(许多时分也效果于扫描结构)的内部时钟是PLL供给的时钟。在这种情况下，实速移位和采样消耗的功率就成了人们最关怀的问题。扫描转化(toggling)的功耗或许超越估计值，但为处理“测验功耗”问题而对这部分进行额定细心的规划并不经济，而且或许导致晶圆尺度过大。要处理这一问题，可以只供给一个频率较低的移位时钟，然后再答应运用一个实时采样时钟。为器材供给这种类型守时时钟的办法有许多。
还有一个与时钟守时相关联的问题，那便是扫描移位使能(SE)信号的声明和消除。“移位时触发”和 “捕捉时触发”这两种办法均能处理SE信号的运用问题。一切干流EDA矢量生成(ATPG)东西都支撑这两种办法，但它们各有各的折衷和限制。
LOS技能和LOC技能
业界对这两种办法有一种遍及的误解，以为不管LOS仍是LOC办法都可以用在现有的规划扫描结构上。这种观点是过错的。因为运用不同的办法时，物理扫描结构(即扫描位的次序和扫描使能)会有不同的要求。LOS办法不管外表看起来仍是实践运作起来都与惯例DC扫描非常相似，仅仅采样距离有所不同。选用LOS法时，首要向扫描链中压入一对测验矢量，为扫描链中的倒数第2次移位(第n-1次移位)组织一个状况。终究一次移位会仿制一切的状况数据，并从触发位开端触发。然后将扫描移位使能信号撤销，这时，采得的样本便是捕捉到的值。ATPG东西很简单计算出应该为扫描链中剩下的n-1个空间组织怎样的状况。
关于那些运用频率较低的规划，移位时钟和采样时钟可选用同一频率，整个操作看起来与绑定扫描别无二致。而关于那些频率要求较高的规划，则可以选用较慢速度进行移位操作，然后在终究一次移位和采样操作之间开端引进实速周期。假如实速周期比移位周期的时刻距离要短，那么这种技能就叫做周期切换(cycle-switching)或叫做周期缩短(cycle-shrinking)。假如经过操控占空比来实实践速周期，抵达终究一次移位时，发动时钟呈现在本周期的后部分，而捕捉周期的捕捉时钟呈现在下一个周期的前半部分，那么这种技能就叫做时钟替换(clock-chopping)或占空比调制(duty-cycle modulation)。LOS技能中要害的问题就在于SE信号有必要在终究一次移位和引进实速采样时钟之间被撤销。在高频情况下，这一要求就或许导致SE信号变成一个非常要害的信号，无法再由测验仪供给。这时就只能将其看作一个时钟，为它树立一个散布树，而且在或许时将其寄存在芯片内部(这又给ATPG东西带来了一个问题)。 
与LOS处于竞赛低位的LOC办法其实是由LOS衍变而来的，仅仅LOS只需一个采样周期就可完结，而LOC需求两个采样周期。首要要将一个状况扫描入被测部分，然后进行一次采样，改动寄存器中的触发位,然后再进行第2次采样，捕捉转化后的实时成果。与LOS相似，采样时钟也可以用作实时时钟，或时钟替换和占空比操控。但与LOS最大的不同是，LOC只要求“抓获时触发”时钟为实时时钟，而且SE信号在前一个时钟周期内就现已被撤销，不会变成要害信号。
LOS和LOC各有其优缺点，但总的来说，他们对软件ATPG东西或对硬件扫描结构都是比较有利的。二者比较而言，LOS在ATPG东西上比较简单施行，因此运转时刻比较短，矢量紧缩度也较好。但要求移位位具有独立性(这就或许导致扫描道路不是最佳道路)才干确保毛病覆盖率较高，LOC则要求ATPG东西进行更多操作(即运转时刻更长、矢量紧缩度更差)，但并不要求在扫描链中进行任何比特排序。而且选用LOC办法后，可以进行更大面积的硬件优化。
扫描结构
扫描结构的装备会对矢量的终究方法和它们对ATE存储器巨细的要求发生至关重要的影响。虽然结构测验仪是针对扫描矢量优化过的，但仍不能扫除发生阻止矢量运用或使矢量运用杂乱化的装备或条件。例如创立一种要求以PLL频率(或许在几百兆赫兹规模)进行移位操作的扫描结构，或许需求多种边际集的扫描结构。有的扫描结构对存储器的要求乃至或许超出当时结构测验仪所支撑的深度扫描驱动存储器。
曩昔，因为对扫描矢量存在一些遍及的误解和完结上的问题，结构出的扫描结构功率较差，所以人们总以为扫描矢量很难办理。例如，若在一条扫描链上放置6万个触发器，以便将需求的专用测验管脚数缩减到两个(一个用作扫描数据输入，另一个用作扫描数据输出)，成果测验仪只能运用一个数据通道，这时，假如选用2,000个扫描矢量，那么这个数据通道就需求12亿时钟周期的存储才干。
但EDA扫描刺进东西现已日益老练，人们也开端了解扫描测验法可以带来的经济效益，因此，更高效的扫描结构随之发生。许多扫描链都抛弃了专用的测验管脚，转而开端运用借用的输入和输出管脚，而各扫描链自身也被装备得愈加平衡(即一切的扫描链都被装备成相同巨细)。此外，还有一些其他优化办法，如将时刻域切割后划入扫描域、不再支撑加载和停放(load-and-park)以及将扫描长度变为可装备。
为确保扫描结构可以供给矢量，一起也为了确保所生成矢量的安全性，在矢量生成进程中选用了许多测验规矩(DRC)：制止驱动竞赛、制止时钟信号用作数据也制止数据用作时钟而且不支撑组合反应。
在现已呈现的问题中，纳米技能对扫描结构的影响是最应引起留意。因为在纳米工艺中，布线缺点是最常见的问题，而扫描则是一种对布线非常灵敏的结构。现代规划中常会呈现许多这样的问题：因为扫描链断裂而导致扫描链受阻，数据移位被逼中止，或许扫描链呈现坚持时刻问题，然后导致比特越过和数据含糊呈现。要处理这些问题，就需求创立一种新的矢量来验证扫描链并对其进行快速确诊。
本文小结
对尺度和杂乱度均惊人的现代AS%&&&&&%和SoC而言，要想完结全面测验，使其抵达咱们要求的质量等级，有必要选用一个适当可观的测验矢量阵才行。今日的规划测验既需求功用矢量也需求结构矢量，有必要将二者结合起来运用。但是事完结已证明，在矢量生成、毛病覆盖率，乃至在运用中，结构化办法都比功用化办法更有用。选用结构矢量需求DFT支撑，但在芯片中刺进DFT的技能和生成矢量的技能都现已老练起来，一切干流EDA厂商都支撑这两种功用。
