跟着数字技能的飞速发展和数字体系的广泛运用，模拟信号转化为可处理的数字信号，对收集体系的精度、采样率以及数据速率都有更高的要求。关于大型杂乱的设备，其毛病检测和确诊相同是一项杂乱的作业，收集设备的作业状况及环境改变，对操作者了解设备的作业状况，及时对体系的毛病作出判别和处理有活跃的含义。FPGA器材具有很高的集成度，丰厚的资源，用户可编程，运用方便灵敏，规划周期短，因此广泛运用于数字体系中。本文介绍了以FPGA为操控中心的高速数据收集与传输体系，以低速串口传输数据量少的上位机操控指令，通过高速USB接口向上位机传输数据量大的收集数据帧，确保指令和数据传输的可靠性，可供给最多32路收集通道，并可通过上位机界面装备收集通道数量和收集电路增益，FPGA操控器依据约好的操控协议履行操作。体系程序规划以ISE 10.1为渠道，运用Verilog HDL言语规划完结。体系针对杂乱环境的大型设备的运转监测和毛病确诊需求，供给一种可运用长途测控的底层数据收集与传输运用[1-3]。
1 体系硬件结构
体系结构如图1所示，体系首要有上位机办理体系、链路办理主控层和通道办理从操控层三个主体部分。上位机办理体系供给人机交互的功用，本文不做具体介绍，体系硬件主体首要由主控层和从控层组成。链路办理主操控层首要完结操控指令解析、数据办理和从控层办理等功用，通道办理从操控层首要功用是通道办理和装备、数据办理和传输。主控层供给3个与从控层通讯的差分接口，可支撑3块从控层并行作业。
链路办理主操控层由1片Xilinx的FPGA芯片XC3S1500作为操控模块，3组差分芯片对作为主控层与从控层的通讯链路，1片RS232和CY7C68013A芯片别离作为操控层与上位机办理体系的下行操控链路和上行数据链路。主控FPGA与收集FPGA是跨印制板衔接，运用差分驱动和接纳芯片（LVDS391/390）通过屏蔽差分线缆衔接，主控层与每个从控层通过1根包括6对差分线的屏蔽线缆衔接，上行和下行各3对差分线路，确保板间通讯的可靠性。
从控层由1片Xilinx的XC3S200AN芯片作为操控模块构成母板，每2路收集通道组构成收集子板，以双列直插的方法与母板衔接，全体结构并行对称，收集母板供给了4个子板接口，能够8路通道并行作业。从控层结构如图2所示，每一路收集通道由AD8253和AD8250组成的前后两级扩大，级联的芯片增益可由从控层FPGA通过软件装备，温度传感器DS18B20实时监控体系自身的作业环境温度。
2 操控及数据传输
由体系硬件结构可知，体系有上行和下行两组通讯链路，即操控指令链路和数据传输链路。操控指令起于上位机体系，由串口发送到操控层，经主控层解析处理后，分发至相应的从控层，再由从控层履行相应的指令操作。数据传输起于从控层，通过差分线路传输到主控层，在主控层组帧后，写入USB芯片，最后由上位机体系读入显现。指令和数据都约好了特定的格局，以必定的协议进行通讯，一起对从控层和收集通道都进行了编号，以此完结操控协议的解析和分发，以及数据办理和上位机解析。
2.1 操控协议
操控协议是由上位机、主控层和从控层一起约好的，操控指令以字为单位，有标志字、操控指令和装备参数三类。其间标志字约好为11111111B，标志字是指令和参数的开端标志，主控层或从控层只要在接纳到标志字后，才会解析接下来的数据，判别上位机宣布的指令。
操控指令：00000000B、01xxxxxxB、11xxxxxxB和01XXxx
xxB别离约好为体系复位指令、中止转化指令、发动转化指令和从控层装备指令。指令格局如表1所示。
装备参数：XXXXxxxxB，首要有采样率参数和通道装备参数，其间XXXX为通道号，编码为0000~0111B，即0~7号通道。装备参数跟在指令01XX1100B/01XX1110B后时，xxxx为XXXX通道的采样率参数，作为从控层/主控层采样脉冲的参数。装备参数紧接在XX层通道装备计数指令后时，则xxxx为XXXX通道的增益装备参数，高2位为前级扩大器增益，低2位为后级扩大器增益。
装备指令根本格局如图3所示。在体系上电后以FF00H迫使体系复位，体系复位成功后，相同以FFH开端，发送采样率装备和通道增益装备指令及参数。如装备指令FF_4E_x1H，即第一层一切通道选用同一内采样脉冲，采样率分频参数为1,对应内采样率设置为40 kHz。
2.2 通讯协议及数据格局
上文现已介绍了体系各部分的硬件衔接，主控层和从控层之间有6对差分线，上行和下行别离3对，下行有复位信号、采样脉冲信号和数据信号线，上行有数据线、同步时钟线和同步使能线。数据信号线以异步串行的方法，主控层向从控层发送指令和装备参数，采样脉冲信号线在不同层选用外采样脉冲或主控层供给的脉冲时运用，以确保不同层间的同步采样。上行数据以SPI同步串行方法传输，数据速率为12.5 Mb/s。
数据格局如图4，一个数据有3 B，由6 bit的头信息编码和18 bit数据位组成。高2位是该从控层的编号，编码规模为00B~11B(0~3层)；次高4位为通道编码，0000B~0111B(0~7号通道)为A/D通道编码，1010B(10号通道)为温度传感器信息编码，余下通道编码可作扩展。
3 体系程序结构
主控层首要完结上位机装备指令解析、收集数据组帧，从控层首要履行装备指令、操控A/D通道作业状况，以及收集数据编码上传。
3.1 主控层程序规划
主控层是体系的中心节点，是联络上位机办理体系和基层收集的重要结构。主控层实时接纳并解析来自上位机办理体系的指令字和装备参数，一起向从控层分发操控和装备信息。主控层在接纳到收集FPGA上传的数据后，组帧发送至USB芯片。
主控层程序结构如图5所示，首要有串口收发模块、状况机操控器、数据接纳模块、USB操控器及数据FIFO。串口接纳器波特率9 600 b/s，与PC机的规范串口衔接。串行发送模块以异步串行方法向从控层发送操控指令和装备参数。缓冲区FIFO是依据乒乓操作机制，巨细为4 096 B，缓冲区数据每满512 B，则由USB操控器读入USB芯片CYS68031A[4]。此处USB选用的是同步读写方法，数据速率设置为25 MB/s。
主控层程序流程如图6所示。数据被读入主控层缓冲后，通过查询方法循环读取数据并写入FIFO缓冲区。数据写入FIFO一起是组帧，数据帧的格局：以512 B为一个数据块，每一个数据块的前2 B以FF作为帧同步头，次3 B为帧计数信息，其他507 B为数据空间。
3.2 从控层程序规划
从控层程序结构如图7所示，主体功用有：接纳并解析主控FPGA发送的装备参数；依据装备参数进行体系链路自检，装备通道增益；接纳主控板收集脉冲并发动A/D转化；读取A/D转化数据并组合编码；对数据进行滤波处理；向主控FPGA上传A/D数据。
体系的流程如图8所示。收集通道的增益装备是在从控层接纳到一切通道的装备参数后同步完结。首要装备前级增益，再装备后级。体系的链路自检是由从控层生成一组约好的数据，发送到上位机体系，以判别各层之间的衔接状况。在选用相同的采样率时，从控层一切通道坚持数据同步，采样率不一起，各通道的数据通过复接同步后再发送主控层。
3.3 FIR滤波器规划
数字FIR滤波器由上位机发送操控指令，对指定的通道数据进行滤波处理，以滤除收集电路的信号搅扰。滤波器结构如图9所示，选用半并行对称结构，滤波系数的规划凭借MATLAB的FDATOOL，依据体系的既定采样率和参数，规划了2组33阶的系数，系数被贮存在ROM中，因滤波器为对称结构，所以ROM只需贮存17个系数，体系可依据装备信息选取滤波系数。滤波器框架为串并结合结构，一起能够挑选不同的滤波系数，削减滤波器对乘法器资源和逻辑资源的运用。
图10所示为用FDATOOL规划的33阶kaiser窗滤波系数的MATLAB仿真图，β=0.3，截止频率Wc=0.5。输入信号频率f=0.5 MHz，采样频率Fs=5 MHz。
凭借仿真软件ModelSim验证FIR滤波器，仿真成果如图11所示。以输入0.5 MHz方波信号为例，采样率设置为6 MHz，通过滤波处理后，得到了0.5 MHz正弦信号。
4 体系测验与数据目标
通过很多的测验剖析和计算证明体系具有很好的功能和丈量精度。表2所示为部分丈量数据剖析成果。幅值为10 mV~5 V信号，在不同增益下，直流信号的丈量精度平均值可达0.293%，频率为100 Hz沟通信号的丈量精度平均值可达0.642%。
本体系供给了最大24路的收集通道，体系作业通道可装备、可挑选，体系发动敏捷，具有很强的实时性，通道间的相位差错小于10°，精度高、数据吞吐量大，并具有必定毛病自检才能。体系内采样时钟最小为100 Hz,最大为40 kHz，A/D最大采样频率可达250 kHz，USB的读写才能最大可到达48 MB/s。能够运用于检测、操控等体系中，现在已运用于某测控体系。
