当CCD发生的视频信号为模仿信号对，对其直接传输、存储和处理比较困难，须要将模仿视频信号转化为数字视频信号，以便对其进行处理，并进行高效牢靠的传输和存储。当时，数字图画收集和处理体系不只要面对高速宽带、高精度的应战，而且对采样机遇、采样点数、采样速率的可控性也提出了较高的要求，本文提出了一种实时图画收集和处理体系的规划办法，该体系以TMS320DM642[1-2]为中心，结合视频解码芯片SAA7115H和OSD FPGA构成实时图画收集和处理体系电路。
1 体系总体规划
1.1 体系结构
本体系以TMS320DM642为中心，选用模块化规划思维，整个体系首要由视频解码芯片(A/D转化芯片)、可编程逻辑门阵列(OSD FPGA)、TMS320DM642及外围电路组成。外围电路首要包含CCD摄像机、SDRAM图画存储器、FLASH程序存储器及TMS320DM642外围电路(复位、电源衔接等)。图1为该体系的结构框图。
1.2 体系作业原理
由CCD摄像头摄入的PAL制图画传送到SAA7115解码器，SAA7115解码器将信号转变成并行的BT.656图画码流送至TMS320DM642视频口VP0，TMS320DM642将其再解码，得到YUV(4:2:2)格局的图画，并经过EDMA传输到动态存贮器（SDRAM）中存储，图画巨细为每场720×288（宽×高），每帧720×576（宽×高）。CPU经过拜访SDRAM中的图画数据，按照相应的程序进行相应的图画处理。
在实时图画处理体系中，为了不影响数据处理速度，需求在恒速的CCD图画收集与变速的TMS320DM642图画处理之间参加缓冲电路，缓冲选用TMS320DM642视频口的片内FIFO和片外SDRAM的乒乓缓存结构。“乒乓操作”是一个常常使用于数据流操控的处理办法，如图2所示，其处理流程为：输入数据流经过指针等时地将数据流分配到数据缓冲区1、2和3中，在第1帧的时刻，将输入的数据流缓存到1；第2帧将输入的数据流缓存到2，与此一起，将1的数据作运算处理。在下个缓冲周期，再次切换，将输入的数据流缓存到3，与此一起，将2的数据运算处理。如此循环，A、B、C、D、E为其5种状况。
乒乓操作的最大特色是按节拍、相互合作地切换，将经过缓冲的数据流不中止地进行运算及处理。把乒乓操作模块当作一个全体，此模块两头的输入数据流与输出数据流均是接二连三的，没有任何中止，因而十分合适进行流水线式处理，完结数据的无缝缓冲与处理。
2 功用模块规划
2.1 视频收集模块
本体系选用Philips公司的SAA7115视频解码芯片将CCD模仿视频进行数字化，然后传给TMS320DM642的视频端口进行处理，一起别离水平同步(XRH)和笔直同步(XRV)等信号。
视频解码芯片选用SAA7115，省去时钟同步电路的规划，简化接口电路，进步体系的牢靠性。由摄像机收集到的模仿信号经过视频端子进入到解码器SAA7115的模仿端Al11，经模仿处理和A/D转化后发生数字色度信号和亮度信号，别离对其进行处理。亮度信号处理的成果一路送到信号处理器，进行归纳处理，发生Y和UV信号，经格局化后选用4:2:2 YUV格局从IPD[7-0]输出直接衔接到TMS320DM642视频口的VP0[9-2]管脚；另一路经过同步别离器，由数字PLL发生相应的同步信号与TMS320DM642的VP0CTL0和VP0CTL1相连，一起PLL驱动时钟发生器，发生27 MHz的时钟同步信号LLC，输出到TMS320DM642的VP0CLK0管脚。解码器SAA7115与TMS320DM642的视频接口的原理如图3所示。
一切这些功用均在I2C总线操控下完结。SCL作为I2C接口的时钟线与TMS320DM642的SCL相连，SDA作为I2C接口的数据地址线与TMS320DM642的SDA相连。经过SCL和SDA的时序合作，可由TMS320DM642向SAA7115的寄存器写入数据或读出数据。
2.2 TMS320DM642图画处理模块
本体系中视频口VP0作为输入，与视频解码器SAA7115的IPD相连。从解码器SAA7115出来的BT.656数据流进入VP0口后，经由BT.656捕获通道，进入到视频口缓冲区中，每个视频口都有1个5 120 B的视频输入/输出缓冲区，视频口输人的数据别离进入捕获FIFO A和FIFO B，其间Y缓存2 560 B，Cb和Cr缓存别离为1 280 B。依据输出的同步脉冲发生帧存储器的地址信号、读写和片选等操控信号，将图画逐帧存入SDRAM存储器中，经过中止告诉TMS320DM642读取。TMS320DM642经过EDMA事情完结视频口缓冲区和片内L2存储器之间的数据传递。用户编程设定1个缓冲区阈值用以发生EDMA事情。BT.656格局的数据流经由捕获通道别离进入各自的缓冲区，并打包成64 B的双字。当双字增至缓冲区阈值时触发EDMA事情，存储器映射寄存器即作为EDMA数据传输的源地址。为确保每一场的数据可以悉数传完且没有遗失，每次EDMA传输的数据巨细应等于阈值。因为TMS320DM642的强壮处理才干，用户算法作为使命线程嵌入TMS320DM642软件体系中。
2.3 外围存储模块
本体系的TMS320DM642在视频图画的处理时，处理进程中会发生很多数据，而其内部最多仅有256 KB的RAM，所以需求扩展大容量的外部存储器才干满意数据处理的需求。本体系选用2片SDRAM用于存储程序、数据和缓存数字视频信息，选用1片FLASH存储器用于固化程序和一些掉电后仍需保存的用户数据。SDRAM芯片和FLASH芯片均经过TMS320DM642的EMIF口完结无缝衔接[3]。TMS320DM642的EMIF有4个独立的可设定地址的区域，称为芯片使能空间（CE0～CE3），当FLASH和FPGA映射到CE1时，SDRAM占有CE0，CE3的一部分被装备给OSD功用的同步操作和扩展的FPGA中的其他同步寄存器操作。本体系兼并形成了一个64 bit长的外部存储器端口，将地址空间切割成了4个芯片使能区，答应对地址空间进行8 bit、16 bit、32 bit和64 bit的同步或不同步的存取，而且运用了芯片使能区CE0、CE1和CE3。CE0被发送给64 bit的SDRAM总线，CE1被8 bit的FLASH和FPGA功用运用，CE3被设置成同步功用。
2.3.1 SDRAM存储器
本体系选用MT48LC4M32B2[4]来构成SDRAM存储器，巨细为1 M×32 bit×4 banks， 在CE0空间衔接了64 bit的SDRAM总线。总线由外部PLL驱动设备操控，在133MHz的最佳运转状况下运转，SDRAM的改写由TMS320DM642自动操控。TMS320DM642的EMIF与SDRAM接口图如图4所示。
2.3.2 FLASH存储器
本体系扩展4 M的FLASH，映射在CE1空间的低位。FLASH寄存器选用4 M×8 bit的AM29LV033C。FLASH寄存器首要用来导入装载和存储FPGA的装备信息。CE1空间被装备成8 bit，FLASH寄存器也是8bit。因为CE1的可运用地址空间小于FLASH的空间，所以运用FPGA可发生3个扩展页。这些扩展的线形地址经过FPGA的FLASH根底寄存器进行界说，复位后的默认值是000。TMS320DM642的EMIF和FLASH的接口图如图5所示。
2.4 OSD FPGA模块
FPGA担任完结一切芯片的接口和操控，其间包含SAA7115与I2C总线的接口、复位操控信号以及与TMS320DM642的EMIF接口和外设接口等，其体系结构图如图6所示。本体系的OSD FPGA功用模块的芯片型号为Xilinx XC2S300E-6PQ208C[5]，首要用来完结以下作业：
(1)经过寄存器运用TMS320DM642外部存储器接口(EMIF);
(2)经过可编译寄存器运用TMS320DM642的EMIF接口操控GPIO；
(3)发生EMIF缓冲操控信号（DIR和OE）；
(4)供给关于PLL1708的接连操控接口；
(5)为FLASH发生3页bit空间；
(6)运用SAA7115的同步信号。
2.5 电源和复位模块
该体系经过单+5 V供电，在板子内部转化为+1.4 V和+3.3 V，为各器材供电。+3.3 V为TMS320DM642的I/O口、解码器及其他芯片的电源，+1.4 V为TMS320DM642 CPU内核电源。TMS320DM642内核电压+1.4 V，外设I/O电压+3.3 V，下降内核电压首要是下降功耗，外部接口引脚选用+3.3 V电压，便于直接与外部器材接口。因为是2种不同的电压，所以要考虑供电体系的合作问题。在加电进程中，确保CPU内核电源先加电，最晚也应当与外设I/O电源一起加电。封闭电源时，先封闭I/O电源，再封闭内核电源。假如内核加电晚于I/O，则会发生内部总线竞赛，然后发生不行预订的成果。因而，选用电源芯片TPS54310[6]取得上述2种电压，并运用其电源输出有用引脚PG和答应电压输人引脚EN确保TMS320DM642的内核和I/O上电掉电次序。
为防止体系程序进入死循环或因电压动摇而发生反常，本体系用看门狗芯片来操控体系复位。这儿选用TI的TPS3823-33DBVT[7]看门狗芯片，它由+3.3 V电源供电，能对电源电压进行监控，当电源电压降至2.93 V以下时触发复位信号，使整个体系进入复位状况，直至电源电压恢复，复位信号的最小长度为200 ms。一起，还含有一看门狗计时器，用来监测来自处理器芯片的跳变沿触发信号，假如1.6 s内未接收到触发信号，它相同让体系进入复位状况并继续200 ms，这样可在体系程序进入死循环后重新启动体系。TMS320DM642电源与复位电路的衔接图如图7所示。
3 抗搅扰规划
因为高频脉冲噪声对本体系损害最大，为了进步体系的抗搅扰功能，可采纳以下办法：
(1)优化PCB印制板的规划。在本体系中应当：
①选用短而宽的导线来按捺搅扰。时钟引线、总线驱动器的信号线常有大的瞬变电流，其印制导线要尽或许短。关于分立元件电路，印制导线宽度在1.5 mm左右即可满意要求；关于%&&&&&%，印制导线宽度在0.5 mm～1.0 mm之间挑选；
②传输多种电平信号时，尽量把前、后沿时刻附近的电平信号划为一组传输；在双面印制板的反面安置较大面积的地线区域，可对部件发生的高频脉冲噪声起到吸收和屏蔽的效果；分隔模仿和数字电源层；
(2)添加总线的抗搅扰才干。选用三态门方式的总线结构，并给总线接上拉电阻，使总线在瞬间处于安稳的高电平而防止总线呈现悬空状况。
本文面向实时图画收集和处理，选用模块化规划思维，以TMS320DM642、SAA7115、OSD FPGA等完结了视频图画收集和处理体系的硬件电路，该体系电路简略、结构紧凑、调理灵敏、牢靠性高、实时性强的特色，经过验证，满意规划的使用要求，可为往后视频图画收集和处理的进一步研制供给参阅。
