DDR4是JEDEC安排关于DRAM器材的下一代规范。DDR4首要是针对需要高带宽低功耗的场合。这些需求导致了DDR4芯片引进了一些新的特色，这些新的特色，导致在体系规划中，引进一些新的规划需求。
DDR4的I/O架构称为PSOD（Pseudo Open Drain），这个新的规划，将会带来接纳端功耗的改变，以及Vref电平的差异。接下来的将会评论PSOD输出和上一代DDR3规范的差异。
POD vs STLL
驱动DRAM工业开展的一个首要市场需求是对内存器材的低功耗要求。介于这个原因，DDR4引进了一个新的IO驱动规范，成为PSOD（Pseudo Open Drain）。在PSOD里，接纳端将信号端接到轨电压（VDD），而不是轨电压的一半（VDD/2）。
为了直观的看出端接办法的差异对总的功耗的影响，下面别离比较了在输出高和低得情况下，DDR4/DDR3的电流流向。
当输出为低时，SSTL/POD的都会有电流流过。实际上，POD的拉电流会比SSTL稍大，由于其端接的轨电压，而SSTL的端接到轨电压的一般。这个也是为什么DDR4的轨电压选用了一个略微低一点的电平。
首要的差异在于输出高电平时。SSTL电平将会持续有耗费电流，而且电流巨细和输出低电平的时分共同。POD在输出高电平时，没有作业电流。
所以，一个下降DDR4体系功耗的办法是，尽量加大DDR4输出高的数量。这个便是为什么DDR4中多了“DBI管脚”。举个比如，当8bit lane中有至少有5个DQ都是低时，一切的Bit将会被翻转，而且DBI（Data Bus Inversion）置低，用来指示数据线的回转。经过这个办法，一共9个信号中（8个DQ和1个DBI），总有至少5个是被驱动为高电平。假如原始的数据中有4个或许更多的信号被驱动为高时，那么DBI信号也将会设为高，相同，仍是9个里边至少有5个为高。这样的话，在每一个数据传输的过程中，都是至少有5/9的数据是高电平，能够在必定程度上下降了功耗。
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