依据最新JESD204B标准构建的转换器十分适宜新式高速FPGA。在选用这些器材进行规划时，应考虑I/O注意事项。
跟着数据转换器架构和FPGA不断选用更高档更小型化几何体，体系规划人员面临着新的数据接口应战。更小工艺几何体支撑更高带宽转换器在不断进步的分辨率及速度下运转，其可完成更高的数据吞吐量。并且，它们还可供给更高的串行/解串（串行解串器）速率，以习惯在曾经较大几何体上无法完成的带宽占用。更小的工艺几何体也可完成将更多的数据转换器集成在单个器材中。这些数据转换器的接口处理方案不只需求支撑高数据速率，并且还必须与杂乱FPGA器材兼容，并确保I/O数。
JESD204B接口是一个串行解串器链路标准，答应12.5Gbps的最大数据速率传输。运用高档工艺（例如65nm或更小）的转换器支撑该最大数据速率，还可进步电源功率。体系规划人员可充分利用该技能相关于低压差分信号（LVDS）DDR的长处。
几个开放市场FPGA可为串行收发器供给12.5Gbps甚至更高的数据速率，其间包含赛灵思Virtex-7与Kintex-7系列。虽然FPGA具有这种功用有必定时刻了，但转换器现在才干到达这种功能。该技能可答应多个转换器的同步，比方常用的转换器内部多个通道同步，可以在单个FPGA器材中完成。
为不同运用供给不同挑选
关于数据转换器的高速串行传输，不同的运用有不同的挑选。十多年来，数据转换器制作商一向挑选LVDS作为首要差分信号技能。虽然有些LVDS运用可运用更高的数据速率，但现在该市场上的转换器厂商可供给的最大LVDS数据速率依然为0.8至1 Gbps.LVDS技能一向难以满意转换器的带宽要求。LVDS受TIA/EIA 644A标准操控，这是一项LVDS中心制作商的行业标准。该标准可作为规划人员的最佳实践攻略，进步不同厂商的LVDS发送器及接收器兼容性。相同，没有彻底恪守LVDS标准的规划人员构建的产品将不契合标准，并会因兼容性问题在市场上遇到更大的应战。
像LVDS相同，JESD204B归属Jedec标准安排，其可针对不同制作商之间的互操作性供给电气及物理需求辅导。JESD204B的最大数据速率界说为12.5 Gbps，可完成比实践LVDS吞吐量高出10倍以上的优势。该功能不只可为数据转换器体系下降I/O需求及封装尺度，并且还可经过下降静态功耗明显节约体系本钱。
JESD204B标准支撑AC耦合，可完成与运用不同供电级的不同技能节点的兼容。例如，28nm及更小的FPGA处理节点是典型的前沿制作工艺技能。转换器晶体管节点由于需求自界说模仿规划，一般会落后于业界最佳FPGA几代。相反，LVDS一般选用DC耦合战略，其会进步转换器与更低功耗电源FPGA的衔接难度。共模电压的不匹配度越大，静态电流耗费就越高，不会受数据速率影响。为此，JESD204B现已成为高分辨率及高速数据转换器制作商极具诱惑力的差分信号技能。除了电气标准以外，JESD204B还具有针对三种物理层的相关眼图功能要求。功能指标包含界说的眼图和整体颤动预算。光互联网络论坛（OIF）具有老练的物理层（PHY）标准和眼图标准，JESD204B接口可利用其完成相同的串行数据速率。JESD204B链路可运用OIF低电压11 Gbit短距离标准（LV-OIF-11G-SR）答应的整体颤动最大值，即单位距离（UI）的30%.图1是12.5 Gbps下原始JESD204B眼图及模板的示图。模板可在水平轴及垂直轴上供给确认的裕量总数。值得注意的是，12.5Gbps眼图契合LV-OIF-11G-SR标准，该标准建立在11.1 Gbps的速度根底之上，比其他的12.5 Gbps数据速率下的标准要求更严厉。
图1 12.5Gbps JESD204B眼图与LV-OIF-11G-SR发送眼图模板
三种PHY形式
JESD204B支撑针对串行数据传输的三种PHY形式，其由LV-OIF标准界说并依据最大JESD204B通道速率分类。界说三种物理层的速率为3.125Gbps、6.375Gbps以及12.5 Gbps，如下所示：
。根据LV-OIF-SxI5的运转：312.5 Mbps至3.125 Gbps；
。根据LV-OIF-6G-SR的运转：312.5 Mbps至6.375 Gbps；
。根据LV-OIF-11G-SR的运转：312.5 Mbps至12.5 Gbps.
每个类别的最大及最小电气标准略有不同，以习惯因所支撑的广泛数据速率而导致的必要不同。图2是LV-OIF-11G-SR物理层变量的电气标准参数，其可用于12.5 Gbps的最大JESD204B数据速率。
图2 LV-OIF-11G-SR JESD204B、12.5-Gbps发送器的电气标准，可看出链路上共模电压终端的高度灵活性
该标准的一个优势是：与DC耦合运用事例比较，其可在链路上支撑更广泛的共模电压。这可下降有关JESD204B发送器及接收器（它们或许来自不同的厂商）的体系规划要求，由于它可依据需求供给电平移动。AC耦合数据通道的第二个优势是：可在发送器和接收器之间对共模噪声进行去耦，然后有助于缓解体系规划人员关于信号质量的顾忌。DC耦合更简单遭到耦合在数据线路中的共模噪声影响。AC耦合的第三个优势是：其可下降来自多个厂商的不同发送器（Vtt）及接收器终究电压需求，然后可使接收器作业在其最佳共模电压下。这有助于JESD204B发送器与接收器在需求高度的电源电压灵活性的体系规划中以不同的终究电压运转。
此外，JESD204B接口还可针对单个链路上的多个转换器进行数据分区。跟着链路速率提升至12.5 Gbps，更多的转换器可布置在相同的链路（对应不同变量的数据，请参见图3）上。这特别适宜在单个封装中供给2个、4个、8个以及16个转换器的器材，一起这也是与LVDS接口比较的一大共同优势。LVDS可作为一个I/O结构，将一个单通道转换器做为结尾/起点进行直接输入输出，可是不能清晰界说一个方法来整合整个I/O中多个转换器的数据。有了JESD204B，就有了完成从多个转换器在相同的pin上串行发送归纳数据的清晰标准。每块器材数据的来历甚至不需求是实在的固定硬件转换器。它可来自一个“虚拟转换器”滤波器，该滤波器作为实在转换器的数字处理的一部分，输出一分为二，包含实数途径和复数途径。针对90度相移的IQ通讯体系就可充分利用虚拟转换器的特性。
图3具有不同采样速率及通道数的转换器比照可显示出I/O数的不同。与作业速率为1Gbps的LVDS比较，作业速率为12.5Gbps的JESD204B接口只需其引脚数的1/10
JESD204B所供给的清晰标准既支撑从相同pin脚上串行发送多个转换器归纳数据。
体系的最佳转换器
更高速转换器的带宽需求正在推进规划向更高档CMOS工艺节点开展，以下降功耗，进步功能。这种趋势将为其带来新的接口应战。12.5 Gbps最高速度的JESD204B接口有助于处理其间一些问题，不然即使需再多的LVDS DDR通道，也无法满意更高采样速率下的带宽速度及功能需求。转换器数字接口的引脚I/O、耦合以及供电规模需求，将有助于为体系挑选适宜的转换器。
