引 言
并行测验的完结途径分为软件办法和硬件办法。用软件办法完结并行测验，关键是对测验使命的分化和调度，但可能会发生竞赛或许死锁现象。因而，在测验资源有限而且使命分化和调度算法不成熟的情况下，用软件完结并行测验会很困难。用硬件办法完结并行测验时，需求通过供给足够的测验资源来满意并行测验的需求，而并行测验过程中鼓励资源缺乏同样会形成使命分化和调度难度添加，乃至导致竞赛和死锁，影响并行测验完结。因而，对多通道并行鼓励信号的需求也是影响并行测验的关键因素。
1 并行测验技能
并行测验技能是把并行技能引进测验领域中，可以较好地完结一起对多个被测目标(UUT)使命进行测验的一种先进的测验办法和技能，归于下一代测验技能领域，是支撑NxTest ATS的新技能之一。它根植于并行处理技能，其微观表现为：在并行测验程序的操控下对多个被测目标(UUTs)一起测验。比较传统次序测验技能，它通过对体系资源的优化使用，可以大起伏进步测验效能及测验质量，进步测验资源使用率，下降整个武器装备测验本钱。因而，研讨并行测验技能对我国测验技能的开展和进步武器装备战时的快速保护保证才能具有重要意义。
2 多通道波形发生模块
规划选用Altera公司的EP2C35作为整个体系的操控芯片，承当整个并行多通道信号发生模块的操控作业，内部首要包含Nios II嵌入式软核、波形发生操控器、PCI操控器等。
多通道波形发生模块首要包含4个子模块，别离为波形发生操控模块、信号发生模块、同步电路模块和调度输出模块。波形发生模块选用DDS技能，该技能发生的波形具有波形频谱纯洁，安稳度高，切换时间短，频率、相位和起伏可调等特色。规划中选用ADI公司的AD9854芯片来完结此模块的功用。
波形发生模块为4个通道，各通道之间彼此独立，且可以在不影响其他通道作业的情况下独登时建议或许停止输出。一起为了满意测验体系对多路同步鼓励的需求，模块还需具有多通道同步的才能，并可以装备同步的通道数量及各通道间彼此信号联系。输出鼓励的操控指令信号经PCI总线传输到FPGA中，FPGA将接收到的指令通过解析后别离送入同步模块、DDS信号发生模块和调度输出模块。各通道的DDS信号发生模块接收到操控指令后与同步模块合作发生同步或许异步鼓励，最后由调度输出模块完结输出波形的滤波和起伏操控。图1为多通道波形发生模块硬件规划原理框图。
3 多通道波形操控器
3.1 结 构
波形发生操控器是整个模块正常运转的中心，首要完结信号发生操控、信号增益操控以及同步操控。多通道波形发生操控器首要由异步FIFO、同步逻辑与信号发生和调度输出组成，图2为波形发生操控器的结构框图。用户操控指令经PCI操控器传输至Nios II嵌入式软核后，首要通过译码处理，将操控指令按通道进行分类，然后传输至波形发生操控器中的异步FIFO进行缓冲。此时各通道的操控指令首要包含同步指令、信号发生操控字以及增益操控指令，通过串／并转化后的同步指令操控着通道间的同步时序联系，而信号发生操控字和增益操控字则以并行办法输出至外围电路中，完结信号发生和调度输出。
3.2 实 现
3.2.1 异步FIFO
多通道信号发生操控器中具有4个独立的FIFO，首要用于缓冲PCI操控器与波形发生操控器2个异步时钟域的数据传输，首要包含读／写时钟信号、读／写恳求信号、数据输入／输出信号和空／满标志位。读恳求信号(rdreq)有用时，在读时钟(rdclk)的上升沿处FIFO输出数据；写恳求信号(wrreq)有用时，在写时钟(wrclk)的上升沿处FIFO写入信号；空／满标志位决议了数据可以写入或读出，模块中选用写满标志位(wrfull)来表明FIFO内部存储空间的使用情况。图3为16×256位的异步FIFO作业仿真图。
3.2.2 同步逻辑
同步逻辑完结多通道波形发生操控模块的同步操控。信号发生通道的作业状况有搁置、异步作业和同步作业3种状况，由用户供给的同步操控指令决议。当波形发生操控指令加载到输出寄存器后，在接收到“准备好”指令后同步逻辑操控指定通道同步的输出操控指令。规划要求各通道具有独立发生信号的才能，且恣意通道间可完结同步操作。首要由同步逻辑发生2分频、3分频和4分频电路别离同步2路、3路和4路的信号输入，只要1路信号输出时选用串行时钟即可。然后依据用户同步通道操控指令，操控多路挑选通道输出相应的同步时钟。选用同步时钟挑选办法规划的多路同步时钟仿真图如图4所示。
