在本系列第二部分，咱们讨论了总线转化、总线翻转、地址奇偶校验等重要的总线问题。在第三也是最终一部分，咱们将讨论校对问题，其间包括纠正练习、操控/地址信号校对和读写校对，以及纠错码(ECC)和QDR-IV存储器操控器的规划主张。
校对练习序列
存储器操控器和QDR IV较高的作业频率意味着数据有用窗口很窄。QDR-IV器材支撑“校对练习序列”，它可经过削减字节通道之间的误差扩展这个窗口，然后在操控器读取存储器的数据时，添加时序余量。校对练习序列是赛普拉斯的QDR-IV SRAM的初始化进程的一部分。该练习序列一般被那些不支撑内置校对功用的运用运用。
练习序列如图8所示：
校对练习序列是初始化进程的一部分。对序列进行加电和复位后，在装备形式下进行操作的进程中，操控器有必要当即设置选项操控寄存器中的Write_Train_Enable位(位的方位：7)。经过该操作，操控器可以防止在进行练习序列前再次进入装备形式。设置该位不会影响到校对练习序列，直到进行读取数据校对练习停止。
经过以下三个进程，可以完结校对进程：
1.操控/地址校对
2.读取数据校对
3.写入数据校对
操控/地址校对
依据需求校对的信号，将LBK0#和LBK1#设为它们相应的位值。请查看表12，了解环回信号的映射状况。39个输入信号被环回到端口A上的数据引脚。依据LBK0#和LBK1#的状况，一次将13个输入信号映射到DQA0-DQA12。
DKA0、DKA0#、DKA1、DKA1#、DKB0、DKB0#、DKB1和DKB#1等时钟输入都是自在运转的，并应在练习序列中继续运转。
经过运用输入时钟(CK/CK#)可在上升沿和下降沿上对每个输入引脚进行采样。在输出时钟(QKA/QKA#)的上升沿上采样的输出值即为在输入时钟的上升沿上所采样的值。在输出时钟(QKA/QKA#)的下降沿上采样的输出值即为在输入时钟的下降沿上所采样的翻转值。在这种形式下，数据翻转无效，在进行地址/操控环回练习进程中，CFG#信号将为高电平。
如图9所示，假如地址/操控信号未校对，DQA 上的信号(应在练习期间坚持高电平)将变为低电平。该信号转化应由驱动信号的模块捕获，操控器则会对信号相应进行校准。
读取数据校对
在该阶段，地址、操控和数据输入时钟都现已得到了校对。在读取数据校对进程中，用于写入存储器内的练习数据模型是一个常量值(D00,D01,D20,D21)，如下面的波形框图中显现。在此练习序列中，LBK0#和LBK1#均被设置为1。
装备挑选操控寄存器时，Write_Train_Enable 位将被设置为1。第一个和第二个数据突发均在同一个数据总线上被采样的，但第二个数据突发则在写到存储器内前完结采样的。Write_Train_Enable 位不会对读取数据周期发生任何影响。
将数据模型写到存储器内后，规范的读指令答应操控器拜访这些数据，并会校对QK/QK#信号。当 Write_Train_Enable = 1 时，在写入进程中，DINVA/DINVB 将被疏忽，在读取进程中，它将一直切换。
如下面的读取数据校对框图中所示，写入到存储器内的数据(D00、D01、D20、D21)全为1，相应的读取数据(Q00、Q01、Q20、Q21)则在1 和0 间切换。操控器必需捕捉到这些切换数据并进行验证。不然，操控器需求一个准确的校准来承认读取数据校对。
在读数据校对序列中：
l设置Write_Train_Enable位为1
lLBK0# = 1 及LBK1# = 1
写数据校对
此刻，地址、操控、时钟和数据输出都现已得到了校对。履行写入数据校对序列前，先再次进入装备形式，然后经过将相应位设置为0来禁用Write_Train_Enable。
在正常作业形式下，运用读指令后，经过运用存储器的写指令可校对写数据。所校对的读取数据途径用于承认器材是否现已正确地接纳到写入数据。这样使处理器/FPGA可以校对下列与DK/DK#输入数据时钟有关的信号：DQA、DINVA、DQB和DINVB。
纠错码(ECC)
体系规划人员必需依靠片外纠错或冗余等技能进步可靠性。这些技能会添加PCB空间或处理时刻方面的开支。QDR-IV是一个单芯片解决方案，引入了片上纠错码(ECC)，然后节省了空间和本钱，降低了规划复杂性。此外，它还降低了QDR-IV存储器阵列的总软失效率(SER)。该特性可运用于数据总线宽度为x18和x36的选项，并在SRAM中一直被启用。ECC维护供给了单比特纠错(SEC)。
QDR-IV从输入数据生成ECC奇偶校验位，并将它们存储在存储器阵列中。存储器阵列包括用于存储ECC奇偶校验的额定位。可是，不会将这些额定的内部校验位用于外部引脚。
例如，图11显现的是x36器材的输出数据逻辑框图。36数据位需求6个ECC校验位;存储器内核会将42位(36个数据位 + 6个 ECC校验位)传输到ECC逻辑内。因而，ECC逻辑会供给已纠正的36位输出数据。
无ECC位的QDR/DDR SRAM的SER故障率(FIT)一般为200 FIT/Mb。但带有ECC时，该数值将为0.01 FIT/Mb，进步了4个数量级。
QDR-IV存储器操控器的规划主张
本节供给一些存储器操控器启用QDR-IV的地址奇偶校验和总线翻转功用的规划主张。
存储器操控器首要要依据地址总线生成地址奇偶。然后，需求在地址总线和地址奇偶位上进行地址翻转。
关于数据总线转化，将数据发送给QDR-IV前，存储器操控器需求核算每个DQ总线上的逻辑“0”的数量，以便生成相应的DINV位(取决于数据总线翻转条件)。
将数据发送给存储器操控器时，QDR-IV运用相同的数据总线翻转逻辑。为了辨认QDR-IV的接纳数据，操控器仅要查看相应DINV位的状况。假如操控器接纳DINV = 1，需求翻转相关的数据总线;不然，坚持接纳到的数据位不变。
图12显现的是存储器操控器的规划注意事项。
