在丈量与仪器仪表范畴，常常需求对数字信号的脉冲宽度进行丈量。这种丈量一般选用脉冲计数法，即在待测信号的高电平或低电平用一高频时钟脉冲进行计数，然后依据脉冲的个数核算待测信号宽度，如图1所示。待测信号相关于计数时钟一般是独立的，其上升、下降沿不可能正好落在时钟的边沿上，因而该法的最大丈量差错为一个时钟周期。例如选用80MHz的高频时钟，最大差错为12．5ns。
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进步脉冲计数法的精度一般有两个思路：进步计数时钟频率和运用时幅转化技能。时钟频率越高，丈量差错越小，可是频率越高对芯片的功能要求也越高。例如要求1ns的丈量差错时，时钟频率就需求进步到1GHz，此刻一般计数器芯片很难正常作业，一起也会带来电路板的布线、资料挑选、加工等许多问题。时幅转化技能尽管对时钟频率不要求，但因为选用模仿电路，在待测信号频率比较高的情况下简单受噪声搅扰，并且当要求接连丈量信号的脉宽时，电路反响的快速性方面就存在必定问题。
差异于以上两种办法，本文提出另一种运用数字移相技能进步脉宽丈量精度的思路并运用FPGA芯片完结测验体系。
1 丈量原理
所谓移相是指关于两路同频信号，以其间一路为参阅信号，另一路相关于该参阅信号做超前或滞后的移动构成相位差。数字移相一般选用延时办法，以延时的长短来决议两数字信号间的相位差，本文提出的丈量原理正是根据数字移相技能。如图2所示，原始计数时钟信号CLK0经过移相后得到CLK90、CLKl80、CLK270，相位顺次相差90°，用这四路时钟信号一起驱动四个相同的计数器对待测信号进行计数。设时钟频率为f，周期为T，四个计数器的计数个数分别为m1、m2、m3和m4，则最终脉宽丈量值为：
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能够看到，这种办法实践等效于将原始计数时钟四倍频，以4f的时钟频率对待测信号进行计数丈量，从而将丈量精度进步到本来的4倍。例如原始计数时钟为80MHz时，体系的等效计数频率则为320MHz，假如不考虑各路计数时钟间的相对推迟时刻差错，其丈量的最大差错将降为本来的四分之一，仅为3．125ns。一起，该法确保了整个电路的最大作业频率仍为人防止了时钟频率进步带来的一系列问题。
2 体系完结
体系完结的最要害部分是确保送入各计数器的时钟相对推迟精度，即要确保计数时钟之间的相位差。因为一般原始时钟频率现已相对较高(一般挨近100MHz)，周期在10~20ns之间，因而对时钟的推迟时刻只要几ns，运用一般的推迟线芯片无法到达精度要求；一起为了防止电路板内芯片间传送推迟的影响，确保测验体系的精度、稳定性和柔性。本文选用现场可编程门阵列(FPGA)来完结所提出的丈量办法。体系结构如图3所示。晶振发生原始输入时钟，经过移相计数模块后得到脉宽的丈量值，丈量成果送人FIFO缓存中，以加速数据处理速度，最终经过PCI总线完结与核算机的数据传输。逻辑操控用来和谐各模块间的时序，确保体系的正常运转。为进步测验体系的灵活性和方便性，体系建立了内部寄存器，经过软件修正寄存器的值能够操控测验体系的发动中止，挑选丈量高电平或低电平等。移相计数模块、FIFO缓冲以及逻辑操控均在FPGA芯片内完结，芯片运用XILINX公司的SpartanII系列。
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SpartanII系列是一款高功能、低价位的FPGA芯片，其最高运转频率为200MHz，这儿选用其间的XC2S15-6(-6为速度等级)。芯片供给了四个高精度片内数字推迟确定环路(Delay-Locked Loop，即DLL)，能够确保芯片内时钟信号的零传送推迟和低的时钟倾斜(Clock
Skew)；一起能够方便地完结对时钟信号的常用操控，如移相、倍频、分频等。在HDL程序设计中，能够运用符号CLKDLL调用片内DLL结构，其管脚图如图4所示。首要管脚阐明如下：
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CLKIN：时钟源输入，其频率规模为25～100MHz。
CLKFB：反应或参阅时钟信号，只能从CLK0或CLK2X反应输入。
CLK[0︱90︱180︱270]：时钟输出，与输入时钟同频，但相位顺次相差90°。其内部界说了特点DUTY_CY-CLE_CORRECTION，能够用来调整时钟的占空比，值为FALSE时，输出时钟占空比和输入时钟共同，值为TRUE时将占空比调整为50％。
CLK2X：时钟源倍频输出，且占空比主动调整为50％。
CLKDV：时钟源分频输出，由特点CLKDV_DIVIDE操控N分频，N能够为1．5、2、2．5、3、4、5、8或16。
LOCKED：该信号为低电平时，表明推迟锁相环DLL还没有确定信号，上述输出时钟信号未到达抱负信号；当变为高电平时，表明锁相环现已完结信号确定，输出时钟信号可用。若时钟源输入频率大于60MHz，则体系确定时刻大约需20μs。
