日前，Cadence Design System, Inc.（现已正式更名为楷登电子）宣告推出全新Modus™测验处理计划。该计划助规划工程师将产品测验时刻缩短最高三倍，然后下降出产测验本钱，进一步进步硅产品利润率。新一代测验处理计划选用物理感知2D弹性紧缩架构，在不影响规划尺度及布线的前提下使紧缩比高达400余倍。现在，此项技能专利正在请求中。
针对测验规划过程中的应战，Cadence® Modus测验处理计划选用以下立异功用：
2D紧缩：扫描紧缩逻辑可在晶片平面布局上构成二维物理感知网格，然后进步紧缩比并缩短线长。在紧缩比为100倍的情况下，2D紧缩线长最高可比业界现行扫描紧缩架构缩短2.6倍。
弹性紧缩：在自动测验形式生成（ATPG）期间，经过嵌入在解压逻辑中的寄存器，按序操控多个扫描周期的重视数据位，保证紧缩比进步至400倍以上时，仍可坚持满足的毛病覆盖率。
嵌入式存储器总线支撑：刺进同享测验拜访总线，同一IP核中的多个嵌入式存储器可全速履行可编程存储器内建自测验（PMBIST）。该功用还包含针对鳍式场效应晶体静态随机存储器（FinFET SRAM）和轿车安全使用的全新可编程软件测验算法。
强壮的通用脚本和集成调试环境：可测性规划（DFT）逻辑刺进及ATPG功用选用全新、且规范一致的TCL脚本语言和调试环境，兼容Cadence Genus™ 归纳处理计划、Innovus™ 规划完成体系及Tempus™ 时序签核处理计划。
“Cadence新一代Modus测验处理计划选用全新的立异功用，能够从根本上改动规划和测验工程师处理测验问题的办法。现在，咱们正在为这项技能请求专利。”Cadence数字和签核事业部高档副总裁兼总经理Anirudh Devgan博士表明：“Modus测验处理计划经过建立物理感知的2D网格架构，并按序紧缩测验形式（pattern），较传统办法明显缩短了测验时刻，为Cadence客户带来又一重要的盈余优势。”
