新式移频信号发送体系设计方案

移频信号全称为移键控信号（Frequency-Shift Keying），运用高频信号承载低频信号，具有抗搅扰才能强、传输间隔远等长处，是现代铁路机车行进中的速度操控信号。它可以精确承认列车的方位，与铁路机车安全运转有亲近的联系。为确保信号接纳体系接纳到精确、实时有用的信号，要求移频信号发送体系在发送高精度移频信号的一起，可以确保本身体系的毛病检测。

现有的移频信号发送体系，运用特定频率晶振和CMOS器材，频率相位精度低、通用性差，无法完结多载频信号之间的主动切换，而且自检才能不高，不能到达实时毛病检测，无法习惯我国高速列车开展的需求[1]。因而，规划一种新式的移频信号发送体系就成为一个火烧眉毛的问题。本文提出选用双CPU维护下的FPGA体系完结移频信号发送的规划方案，以FPGA为体系中心，选用固定16MHz频率晶振，完结CPU时序操控下FPGA的逻辑功用。在确保移频信号高相位精度的前提下，完结了体系的主动多载频信号切换和实时毛病检测。

1 FPGA芯片

本文选用的FPGA芯片是Xilinx公司推出的XC4005E-4IPQ100,该类型芯片具有5000最大逻辑门（Max Logic Gate），其间可装备逻辑模块（CLB）196个，以14×14矩阵结构摆放；输入输出模块（IOB）112个。可完结616级触器（FlipFlops），具有并行形式装备才能，存储器容量为95,008 bits。运用亚微米多层金属材料加工办法，使体系时钟速率高达80MHz，而内部履行速率可以到达150MHz[3]。

该类型芯片在原有XC3000系列芯片的基础上，增加了内部软启动结构和时钟驱动输入输出模块数目，而且供给了可选择双向RAM存储器。

2 体系规划原理

体系规划原理如图1所示，该体系以双CPU维护下的FPGA为中心，配以辅佐的前置光耦防护和后置安全与门及功率放大器。输入为国家规范的铁路用18路低频信息和4种载频触发信号，输出相应的调制后高精度移频正弦信号。其间，4种载频可以由触发信号直接操控，主动切换。

FPGA内部逻辑被规划为分频器、计数器、编码器、存储器、触发器和电子开关等部分。经过逻辑组合，完结低载频信息编码、相位衔接移频信号调制和移频信号检测计数等三个主要功用，并接纳CPU的操控信号，完结与CPU间的数据传输。

图1中双CPU运用W78E58型单片机。主、副CPU各自独立作业，分别向FPGA发送操控信号，读取低载频信息编码和移频检测计数成果，并以此为判据进行移频信号发精度检测。发现误码状况，即时封闭安全与门，堵截移频信号发送通道，确保毛病安全。主、副CPU之间，每个程序循环周期通讯一次，以承认对方处于正常作业状况。

3 软件规划

3.1 移频信号调制结构规划

图2示出了FPGA内部完结移频信号调制的逻辑结构。FPGA芯片选用16MHz时钟脉冲，在分频形式的效果下得到所需求的低频和载频信号；运用时钟同步触发器和电子开关完结频率调制过程中的沿同步，然后在确保移频信号频率精度前提下，完结了移频信号的相位接连调制。

图2中K（t）为低频方波信号，G1（t）、G2（t）为载频方波信号，CLK为16MHz时钟脉冲，CS1、CS2为电子开关使能信号。低频分频器、载频分频器1、载频分频器2、时钟同步触发器、反相器、电子开关和加法器由FPGA内部逻辑门阵列经过状况机的办法完结[4]。低频分频器和载频分频器的分频由输入的低、载频触发信号操控，进行主动预置，使信号发送体系适用于多种载频切换，到达体系的通用性。

FPGA内部逻辑结构运用VHDL言语编写，图3示出了移频信号调制部分的VHDL言语程序流程图。

3.2 移频信号检测时序规划

移频信号检测选用高频刺进的办法。将16MHz规范脉冲刺进待测信号中，经过计数器承认待测信号的一个载频周期Tz，得到其载频频率fz：

式中Nz为一个载频周期内的计数脉冲个数。

为了核算待测移频信号中的低频周期，需求存储很多的载频周期数Nz。运用CPU的定时器构成必定时间内（0.2s）的Nz数组，寻觅移频信号上下边频的切换点，经过核算两个相邻切换点之间的载频周期数，承认低频周期，得到低频频率fd：

式中Nd为两个相邻上下边频切换点之间的频率周期数。

在本文中，双CPU各自独立完结检测计数数据的精度判别和定时器操控，计数器部分在FPGA内部完结，图4示出了移频信号检测原理图。

CPU源程序运用C言语编写，使程序结构化，并易于晋级。图5示出了移频信号检测部分的C言语程序流程图。

4 功用剖析

4.1 试验成果

在完结调试样机的基础上，对新式移频信号发送体系进行试验检测。其间，载频信号取8种，中心频率分别为550、650、750和850Hz，频偏均为55Hz。低频信息从国家铁道移频信号规范中随机选取8种，分别为7、8、9、9.5、16.5、17.5、18.5和26Hz。

为检测实践发送的移频信号，运用HP3563A（Control Systems Analyzer）操控体系剖析仪模仿通用移频信号接纳器进行频谱剖析。采样频率为2048点/s，加Hanning窗进行FFT改换[2]，可得到如图6所示的信号频谱图。其间，两个波峰处的相应频率便是FSK信号的上下边频，其左右两边的闪高波峰处的相应频率为上下边频的低频频偏频率。考虑到上、下边频率谱线之间的彼此搅扰，取能量最高的次顶峰为低频频偏点，其与相邻最高波峰之间的频率差即为对应FSK信号所包括的低频信息[5]。

体系自检部分的验证，由Micropack公司供给的Easypack/E 8052F在线仿真体系完结。该体系模仿CPU的悉数功用，并从FPGA直接读取移频检测数据，数据格式为十六进制。

表1示出了体系试验成果，其间频率理论值和丈量值单位均为Hz，体系自检值Nd、Nz1、Hz2均为十六进制数。上、下边频自检测计数脉冲为16MHz,低频自检测计数方波为上边频方波。

4.2 数据剖析

对表1中试验数据进行移频丈量值和自检值的最大相对误差剖析，可以得到本文中新式体系的各方面精度，然后判别其否满意规划要求。

表1 8种移频信号试验成果

移频信号丈量的相对误差可以由下式得到：

E=[|fc-fl|]/fl (3)

式中：fc、fl分别为频率的丈量值和理论值。

结合公式（1）和公式（2），可以处到体系移频自检值的相对误差核算办法：

式中，Ez、Ed分别为载频自检相对误差和低频自检相对误差，fc为对应的低频或上下边频丈量值。

由公式（3）、（4）、（5）得到体系频率丈量和自检值最大相对误差如表2所示。

表2 最大相对误差核算成果

从2表可以看出，实践移频信号的发送相对误差不大于1%，彻底满意铁道通讯信号的精度要求；自检体系更可以确保实时查验发送信号，完结毛病安全。

综上所述，新式移频信号发送体系使用先进的可编程逻辑芯片（FPGA）和高功用CPU，经过奇妙的逻辑结构规划和时序操控，完结体系的集成化、通用化，大幅度提高了体系运转速度和可靠性。试验成果表明，该体系彻底可以满意高速、高精度、毛病彻底的铁道通讯信号技能要求，具有很高的使用价值。