印制线路板(PCB)供给电路元件和器材之间的电气衔接，是各种电子设备最根本的组成部分，它的功能直接关系到电子设备质量的好坏。跟着电子技能的开展，各种电子产品常常在一起作业，它们之间的搅扰越来越严峻，所以电磁兼容问题成为一个电子体系能否正常作业的要害。相同，跟着PCB的密度越来越高，PCB规划的好坏对电路的搅扰及抗搅扰才能影响很大。要使电子电路取得最佳功能，除了元器材的挑选和电路规划之外，杰出的PCB布线在电磁兼容性中也是一个非常重要的要素。
跟着高速DSP技能的广泛使用，相应的高速DSP的PCB规划就显得十分重要。由于DSP是一个适当杂乱、品种繁复并有许多分体系的数、模混合体系，所以来自外部的电磁辐射以及内部元器材之间、分体系之间和各传输通道间的串扰对DSP及其数据信息所发生的搅扰，已严峻地要挟着其作业的安稳性、牢靠性和安全性。据统计，搅扰引起的DSP事端占其总事端的90％左右。因而规划一个安稳、牢靠的DSP体系，电磁兼容和抗搅扰至关重要。
1 DSP的电磁搅扰环境
电磁搅扰的根本模型由电磁搅扰源、耦合途径和接纳机3部分组成，如图1所示。
电磁搅扰源包括微处理器、微控制器、静电放电、瞬时功率履行元件等。跟着许多高速半导体器材的使用，其边缘跳变速率非常快，这种电路能够发生高达300 MHz的谐波搅扰。耦合途径能够分为空间辐射电磁波和导线传导的电压与电流。噪声被耦合到电路中的最简略办法是经过导体的传递，例如，有一条导线在一个有噪声的环境中经过，这条导线经过感应接纳这个噪声并且将其传递到电路的其他部分，一切的电子电路都能够接纳传送的电磁搅扰。例如，在数字电路中，临界信号最简单遭到电磁搅扰的影响；模仿的初级放大器、控制电路和电源调整电路也简单遭到噪声的影响。
2 DSP电路板的布线和规划
杰出的电路板布线在电磁兼容性中是一个非常重要的要素，一个低劣的电路板布线和规划会发生许多电磁兼容问题，即便加上滤波器和其他元器材也不能解决这些问题。
正确的电路布线和规划应该到达如下3点要求：
(1)电路板上的各部分电路之间存在搅扰，电路仍能正常作业；
(2)电路板对外的传导发射和辐射发射尽或许低，到达有关规范要求；
(3)外部的传导搅扰和辐射搅扰对电路板上的电路没有影响。
2．1 元器材的安置
(1)元器材安置的首要问题是对元器材进行分组。元器材的分组准则有：按电压不同分；按数字电路和模仿电路分；按高速和低速信号分和按电流巨细分。一般状况下都依照电压不同分或按数字电路与模仿电路分。
(2)一切的衔接器都放在电路板的一侧，尽量防止从两头引出电缆。
(3)防止让高速信号线挨近衔接器。
(4)在元器材组织时应考虑尽或许缩短高速信号线，如时钟线、数据线和地址线等。
2．2 地线和电源线的安置
地线安置的终究意图是为了最小化接地阻抗，以此减小从电路返回到电源之间的接地回路电势，即减小电路从源端到意图端线路和地层构成的环路面积。一般添加环路面积是由于地层隔缝引起的。假如地层上有缝隙，高速信号线的回流线就被逼要绕过隔缝，然后增大了高频环路的面积，如图2所示。
图2中高速线与芯片之间进行信号传输。图2(a)中没有地层隔缝，依据“电流总是走阻抗最小的途径”，此刻环路面积最小。图2(b)中，有地层隔缝，此刻地环路面积增大，这样就发生如下结果：
(1)增大向空间的辐射搅扰，一起易受空间磁场的影响；
(2)加大与板上其他电路发生磁场耦合的或许性；
(3)由于环路电感加大，经过高速线输出的信号简单发生振动；
(4)环路电感上的高频压降构成共模辐射源，并经过外接电缆发生共模辐射。
一般地层上的隔缝不是在分地时、有意识地加上的，有时隔缝是由于板上的过孔过于挨近而发生的，因而在PCB规划中应尽量防止该种状况发生。
电源线的安置要和地线结合起来考虑，以便构成特性阻抗尽或许小的供电线路。为了减小供电用线的特性阻抗，电源线和地线应该尽或许的粗，并且彼此挨近，使供电回路面积减到最小，并且不同的供电环路不要彼此堆叠。在集成芯片的电源脚和地脚之间要加高频去耦电容，容量为O．01～O．1μF，并且为了进一步进步电源的去耦滤波的低频特性，在电源引进端要加上1个高频去耦电容和1个1～10μF的低频滤波电容。
在多层电路板中，电源层和地层要放置在相邻的层中，然后在整个电路板上发生一个大的PCB电容消除噪声。速度最快的要害信号和集成芯片应当布放在接近地层一边，非要害信号则布放在挨近电源层一边。由于地层自身便是用来吸收和消除噪声的，其自身几乎是没有噪声的。 2．3 信号线的安置
不相容的信号线之间能发生耦合搅扰，所以在信号线的安置上要把它们阻隔，阻隔时采纳的办法有：
(1)不相容信号线应彼此远离，不要平行，散布在不同层上的信号线走向应彼此笔直，这样能够削减线间的电场和磁场耦合搅扰；
(2)高速信号线特别是时钟线要尽或许的短，必要时可在高速信号线两头加阻隔地线；
(3)信号线的安置最好依据信号流向次序组织，一个电路的输入信号线不要再折回输入信号线区域，由于输入线与输出线一般是不相容的。
当高速数字信号的传输延时时刻Td>Tr(Tr为信号的脉冲上升时刻)时，应考虑阻抗匹配问题。由于过错的终端阻抗匹配将会引起信号反应和阻尼振动。一般线路终端阻抗匹配的办法有串联源端接法、并联端接法、RC端接法、Thevenin端接法4种。
(1)串联源端接法
图3为串联源端接电路。
源端阻抗Zs和散布在传输线上的阻抗Zo之间，加上源端接电阻Rs，用来完结阻抗匹配，Rs还能吸收负载的反应。这儿的Rs有必要离源端尽或许的近，理论上应为Rs=Zo-Zs中的实数值。一般Rs取15～75Ω。
(2)并联端接法
图4为并联端接电路。附加1个并联端电阻Rp，这样Rp与ZL并联后就与Zo相匹配。这个办法需求源驱动电路来驱动一个较高的电流，能耗很高，所以在功耗小的体系中不适用。
(3)RC端接法
图5为RC端接电路。该办法类似于并联端接电路，但引进了电容C1，此刻R用于供给匹配Zo的阻抗。C1为R供给驱动电流并过滤掉从传输线到地的射频能量。因而与并联端接办法比较，RC端接电路需求的源驱动电流更少。R和C1的值由Zo，Tpd(环路传输推迟)和终端负载%&&&&&%值Cd决议。时刻为常数，RC=3Tpd，其间R∥ZL=Zo，C=C1∥Cd。
(4)Thevenin端接法
图6为Thevenin端接电路。该电路由上拉电阻R1和下拉电阻R2组成，这样就使逻辑高和逻辑低与方针负载相符。其间，R1和R2的值由R1∥R2=Zo决议，R1+R2+ZL的值要确保最大电流不能超过驱动电路容量。
3 结语
本文经过对电子产品电磁环境的剖析，确认高速DSP体系中发生搅扰的主要原因，并针对这些原因，经过对高速DSP体系的多层板布局、器材布局以及PCB布线等方面进行剖析，给出有用下降DSP体系的搅扰、进步电磁兼容功能的办法。从规划层次确保了高速DSP体系的有用性和牢靠性。合理布局规划，削减噪声，下降搅扰，避开不必要的失误，对体系功能的发挥起到不行轻视的效果。
