封装技能的前进推进了三维(3D)集成体系的开展。3D集成体系或许对根据规范封装集成技能体系的功用、电源、功用密度和外形尺寸带来明显改进。尽管这些高度集成体系的规划和测验要求仍在不断改变，但很显然先进的测验自动化将对推进3D集成体系的量产产生重要影响。本文将评论3D集成体系相关的一些首要测验应战，以及怎么经过Synopsys的组成测验解决方案敏捷应对这些应战。
2.5D集成和3D集成
现在有两种根本的3D封装装备。2.5D集成体系在一个一般电气接口(称为硅基板)上挂接多块二维(2D)裸片，并经过穿过基板的导线把这些裸片衔接在一同(如图1所示)。体系I/O经过半途延伸穿过基板的笔直硅穿孔(TSV)衔接到底层封装基板。由三维堆叠IC(3D-SIC)组成的体系(如图2所示)的外形尺寸比2.5D集成体系更紧凑。在这种装备中，TSV蚀刻在基板中，由2D IC组成的晶片最小厚度不到50微米。多块裸片笔直堆叠并经过TSV进行互连。
图1：2.5D集成(两块裸片经过穿过硅基板的导线进行互连)。
图2：3D-SIC(两块堆叠裸片经过TSV进行互连)。
对堆叠装备进行测验需求2.5D封装测验所需的自动化的超集，因此在以下章节中咱们将要点评论这一论题。
对3D堆叠IC进行测验
图3显现了由三片裸片堆叠的3D-SIC很多或许测验办法中两种办法的测验场景。一种办法是在一切裸片粘接在一同之后进行堆叠测验，如场景1所示。堆叠测验从底部(榜首块)裸片与第二块裸片之间，以及第二块裸片与第三块裸片之间的TSV互连测验开端，然后从底部裸片开端按次序对每块裸片进行测验。此外，堆叠测验一起还可包含把整个堆叠作为一个集成体系进行测验。
图3：对某个三裸片堆叠进行3D-SIC测验场景举例。在场景1中，只要在一切三块裸片粘接完结之后才进行堆叠测验。在场景2中，每逢有一块已知合格裸片粘接到堆叠顶部时都要进行一次堆叠测验。
由于对后续发现存在缺点的裸片进行“撤除(un-bond)”不太可行，因此在粘接之前对单个IC在粘接进程中的互联或许形成的丢失测验或许比仅依靠堆叠测验来辨认已形成整个体系缺点的缺点裸片愈加具有本钱效益。在图3的场景2中，每逢有一块KGD粘接到IC堆叠顶部时都要进行一次堆叠测验，以便排查对顶部两块裸片以及在粘接进程中的互联或许形成的丢失。
分辩合格裸片测验
尽管把KGD测验归入3D-SIC测验流程有或许下降总的制作和测验本钱，但会带来新的应战。除底部裸片以外，没有可用于KGD测验的任何探针压焊点，由于一切的I/O都只可经过TSV(顶部有细距离的微凸块，摆放在裸片的两边)接入。业界正在尽力建造脱节这些束缚的探针体系，但在新体系可投入生产之前，规划者有必要考虑可以运用其现有自动化测验设备(ATE)基础设施的其它办法。一种可行的办法是刺进KGD测验专用的“献身的(sacrificial)”探针压焊点。尽管存在由于专用探针压焊点而引起的面积丢失，但仍是可以经过运用DFTMAX紧缩中的有限引脚测验功用尽量削减压焊点的数量。有限引脚测验最多可缩短测验运用时刻和测验数据量170X，只需求运用一对测验数据引脚。
此外，由于3D-SIC中的毛病影响与2D规划中的毛病影响完全相同，所以在树立KGD测验模型时依然可以运用传统的毛病模型。可是，由于3D集成体系的外形尺寸比传统规划更小，功用更高，所以高质量的KGD测验或许需求运用TetraMAX ATPG中供给的更高档的测验——比方，针对微小时延缺点的信号跳变推迟测验和针对桥接毛病的桥接测验。
尽管如此，单靠扫描测验并不行。用于衔接相邻裸片的TSV数量稀有千个，假如没有可以满意3D-SIC细距离要求的探针技能，那么在KGD测验进程中这些TSV的毛病是无法观测的。规划者可经过为一切的TSV I/O运用双向I/O包装器单元(wrapper cell)来战胜该妨碍。TetraMAX可依照双向引脚方法为I/O树立模型，然后生成答应在TSV I/O中运用和捕获数据的TSV“回路”测验，验证其功用。
缺点驱动型嵌入式存储器自测验是KGD测验的另一个重要组成部分。3D集成体系的规划者可经过Synopsys的DesignWare自测验和修正(STAR)存储器体系为Synopsys和第三方存储器完成最高的缺点覆盖率。
电源测验注意事项
3D-SIC体系复杂度越高，对动态功耗的操控要求就越高。功耗在裸片粘接到堆叠前后是不同的(由于裸片粘接后TSV为堆叠分配电源)。需求运用功率感知(power-aware)ATPG和根据电源域测验等先进的电源办理技能来约束功耗，然后最大程度地削减3D-SIC测验进程中的误报毛病。功率感知ATPG、DFTMAX和TetraMAX协同作业可生成可以把Shift形式和capture形式功耗约束在功用水平(根据规划者指定的开关转化预算)规模以内的模型。
经过根据电源域测验，TetraMAX可以生成契合规划功用电源状况要求的模型，下降动态功率和走漏功率，并尽量削减IR压降问题的产生。此外，它还可经过生成用于测验电源办理电路的模型序列进一步进步缺点覆盖率。Synopsys的高档电源办理功用已成功布置到2D规划中，以进步缺点覆盖率和约束ATE上的误报毛病。这些高档电源办理功用将在3D-SIC测验中发挥重要作用。
堆叠测验
TetraMAX生成KGD模型后，把KGD模型映射到堆叠级端口是一个简略的进程。关于TSV互连测验，TetraMAX运用动态桥接毛病模型生成针对TSV I/O之间时序的全速测验模型。但堆叠测验的首要应战是规划和完成可以向非底部裸片供给满足测验接口的3D DFT架构，以便进行独自裸片测验，裸片间测验(即TSV互连测验)和或许的多裸片一起测验。Synopsys正积极参与IEEE P1838等新式3D测验规范的开发。尽管这些规范没有整合运用，但前期选用者可运用Synopsys的组成测验解决方案来高效地完成根据已建立规范的3D DFT架构。
例如，DFTMAX可为运用IEEE Std 1149.1作为测验接入机制的3D-SIC体系组成、衔接和验证JTAG测验接入端口(TAP)和鸿沟扫描寄存器(BSR)逻辑，以便进行KGD或堆叠测验。
此外，DFTMAX还运用IEEE Std 1500规范进行芯核包装和“裸片包装”——当非底部裸片的测验操控接口运用根据IEEE Std 1500规范的包装器时。相同，坐落底部裸片并经过JTAG TAP接纳指令的DesignWare STAR存储器体系可运用IEEE Std 1500接口为堆叠中一切其它裸片的嵌入式存储器供给必要的测验接入和阻隔。
在每块裸片上完成测验接口后，测验接口选用菊花链方法在堆叠内上下互连，完成对逻辑搭载逻辑(logic-on-logic)和逻辑搭载存储器(memory-on-logic)装备的堆叠测验，如图4所示。
图4：Synopsys支撑对根据已建立测验接入规范的逻辑搭载逻辑(LoL)和逻辑搭载存储器(MoL)体系进行3D-SIC测验。
可以经过JTAG TAP拜访3D-SIC中的嵌入式测验和调试资源的另一个功用是DesignWare SERDES IP(UPx)。Synopsys的高速接口自测验好像兼容新式的IEEE Std P1687规范(引荐的仪器运用规范)，而且是对3D-S%&&&&&%产品成功认证和布置起到关键作用的器材接入机制的一个典型类型。除了上述规范以外，Synopsys的测验解决方案运用STIL(IEEE Std 1450.x)和CTL(IEEE Std 1450.6)作为干流接口衔接到电子规划和制作职业中的其它体系，而且作为对2.5D和3D封装装备一起进行测验的手法。
