4.2.3可编程增益扩大电路
模块高速数据收集的前端信号，是频率和电压不确认的模仿信号。因为固定增益将使得大信号进入非线性作业区且或许导致扩大信号超出数据收集的量程规模而呈现信号被削平的现象，或许使得小信号扩大缺乏，不能使扩大信号到达或挨近数据收集的量程规模而发生较大的量化差错。一起在仪器仪表中所要丈量的信号其动态规模往往很宽，如在丈量峰形信号的体系中，或许既有峰值很小的峰信号，又有峰值很大的峰信号。若扩大通道不能随输入信号动态规模改变，而做出相应的增益调整，将会下降整个体系的分辨率及功能。由上述可知，扩大通道有必要增益程控可调，不能够选用固定增益的扩大电路。
4.2.3.1 PGA870的运用
PGA870是一款高速全差分可编程增益扩大器。它的高带宽、低失真、低噪音特性使它十分适宜与14位ADC合作运用，其增益调度规模为-11.5 dB到20dB，增益步幅为0.5dB，增益准确度为0.03dB.频带规模为650MHZ.其内部结构图如图4.5所示。
从图中能够看出，输入差分信号顺次经过衰减器、扩大器、输出操控器，衰减倍数和扩大倍数由操控逻辑位B0-B5和gain strobe、latch mode管脚操控。在power-down状况，静态电流降至2mA，可是增益操控电路仍能坚持可编程。
4.2.3.2可编程增益扩大电路的规划
为完结信号增益可控，规划中挑选PGA870芯片，因为PGA870有三种装备办法，分别是电平锁存办法，沿存放办法，组合逻辑办法，由装备管脚gain strobe和latch mode操控，其装备办法如表4.3所示。
组合逻辑办法的信号推迟最小，实时行相应最好，且装备办法需求的线也最小，只需将B0-B5连接到FPGA管脚上，Gain strobe和Latch mode接到3.3V上就能够了，综上，PGA870的装备办法选用组合逻辑办法，其在电路中的规划图如图4.6所示。
图中，为了减小信号反射的起伏，在B0-B5上均串联上一个电阻。为了减小前端直流偏置对本模块的影响，一起考虑到芯片内部现已供给了一个内部参阅电压，信号输入端选用沟通耦合办法，耦合电容选用较大值0.1uf，以让低频信号无衰减经过。因为扩大器的输出电阻只要3.5欧姆，为完结信号的50欧姆端接，输出串联50欧姆电阻。
4.2.3.3可编程增益完结办法
可编程增益扩大的完结由FPGA来完结，如图4.7所示，FPGA经过逻辑操控来确认装备办法，经过操控扩大器的B0至B5管脚操控运放的增益。
PGA870的增益操控完结办法如表4.4所示，表中未列出悉数操控组合，其增益按B0至B5改变组合以0.5dB步进。
4.2.4 ADC前端共模按捺模块
4.2.4.1 ADC前端电路
生物电阻抗丈量体系中，信号收集的是直流信号，关于这种信号，不能用阻容耦合或变压器耦合的办法，宜选用直接耦合扩大电路但存在零点漂移。所谓零点漂移是指当输人信号为零时，在扩大器的输出端呈现一个改变不定的输出信号的现象，简称零漂。前级的漂移被后级扩大，因而严峻搅扰正常信号，级数越多，漂移越严峻，乃至使扩大器不能正常作业。在电路结构上，选用差分电路是现在运用最广泛的能有用按捺零漂的办法。
差分扩大电路又名差分电路，它能有用的减小因为电源动摇和晶体管引起的零点漂移，因而取得广泛的运用。
差分电路的输入端有两个信号的输入，这两个信号的差值，为电路有用输入信号，电路的输出是对这两个输入信号之差的扩大。想象这样一种情形，假如存在搅扰信号，会对两个输入信号发生相同的搅扰，经过二者之差，搅扰信号的有用输入为零，这就到达了抗共模搅扰的意图。
差分扩大电路的特色：
1.由两个彻底对称的共射电路组合而成。
2.电路选用正负双电源供电。
3.极强的共模按捺才干。
4.2.4.2共模按捺比
为了阐明差分扩大电路按捺共模信号的才干，常用共模按捺比作为一项技术目标来衡量，其界说为扩大器对差模信号的电压扩大倍数Aud与对共模信号的电压扩大倍数Auc之比，称为共模按捺比，英文全称是Common Mode Rejection Ratio，因而一般用简写CMRR来表明。
差模信号电压扩大倍数Aud越大，共模信号电压扩大倍数Auc越小，则CMRR越大。此时差分扩大电路按捺共模信号的才干越强，扩大器的功能越好。当差分扩大电路彻底对称时，共模信号电压扩大倍数Auc=0，则共模按捺比CCMR→∞，这是抱负状况，实践上电路彻底对称是不存在的，共模按捺比也不或许趋于无穷大。
本文选用电路彻底对称的差分电路以做到阻抗匹配和ADC前端调度，如图4.8所示：
图中芯片仍为PGA870可变增益扩大器，其输出办法为全差分的，能有用的按捺环境中的共模搅扰，其CMRR可到达76db，PGA870的输出端选用RC网络进行信号的端接，能有用的减小信号的反射，并选用沟通耦合的办法将信号传送至后端ADC芯片。图中信号线ADC_VCM供给差分信号适宜的直流偏置，在信号线ADC_IN2+和ADC_IN2-上串接5欧姆的电阻来减小反射过冲电流的巨细。
4.3时钟模块规划
4.3.1时钟电路规划剖析
时钟关于高速ADC体系而言特别要害，这是因为时钟信号的时序准确功能够直接影响ADC的动态特性。抱负的时钟源是不会颤动的，因而ADC能够准确的在每个固定的时刻距离进行收集，可是实践电路中各种不确认的要素都会构成时钟的颤动。如图4.9所示，这种时序的不确认性带来的结果是采样波形呈现一个为eΔV的差错电压，这相当于在原信号上引进了新的噪声，然后ADC的信噪比会遭到数据转化进程的影响。
这种噪声反映在ADC的信噪比上就构成了如图4.10所示曲线，跟着采样频率的进步，时钟颤动关于体系信噪比的影响越来越大，而同一频率时，高的时钟颤动也比低的时钟颤动给体系带来更多的差错。
下表4.5是常用的一些器材，在许多规划中倾向于直接由数字器材（FPGA，MCU，DSP）发生一个时钟来作为ADC的采样时钟，这也是为什么ADC精度总是达不到手册上描绘的目标的原因，时钟要素限制了体系功能的进步。
典型的高速ADC运用两个时钟脉冲边缘引起各式各样的内部时刻信号，而且或许影响到灵敏的时钟占空比。一般，为了保护动态功能特征需求忍受5%时刻占空比。
AD9216为每个通道供给分隔的时钟输入。最好的计划是两个通道的时钟作业在相同的频率和相位上。两个通道的时钟异步时或许使每个通道转化功能有所下降。在某些运用中，相邻两通道之间存在时钟误差是能够答应的，AD9216当分隔的时钟存在输入误差时（典型值±1ns）不会有严重功能退化，本体系中的AD9216的每个通道都挑选相同频率和相位的时钟。
依据颤动和ADC信噪比的联系：
其间，Tσ表明总颤动，clkσ表明采样时钟的颤动，apertureσ表明ADC的孔径颤动，in f代表输入信号频率。
采样时钟的颤动和信噪比的联系可有下述公式导出：
所以一个高质量的时钟源是确保ADC体系准确的要害。在器材的挑选上特别要重视芯片引进的颤动，因而要得到较高的信噪比就要选用颤动较小的时钟源。下面介绍几种常用的ADC时钟规划计划：
1、直接由单片机/FPGA/DSP等数字器材发生。这种办法中，时钟实践是由这些数字器材外接的晶振经过器材内部的倍频电路或许锁相环电路发生，因为数字器材对时钟颤动并不灵敏，故其内部发生的时钟精度并不高，一般的颤动都有几百ps至数ns，在ADC体系中，这种时钟颤动往往会极大限制体系信噪比的进步；
2、由锁相环体系发生，锁相环体系本身是一个反馈体系，故在发生高频信号上有本身的优势：频率飘移小、频谱纯度高。锁相环的时钟精度是由一系列器材：PLL、VCO、环路滤波器等一起决议的，只要全体规划悉数到达要求，锁相环才干完结高精度的时钟输出，这就对电路规划提出了很高要求，也会添加调试和保护的难度；
3、由专用时钟芯片发生。专用时钟芯片一般是把锁相环、VCO、环路滤波等电路会集在一个芯片内，经过简略的数字操控信号就能够发生各种不同频率的时钟信号。该器材既有数字电路的操控简略，调试便利的特性，又有锁相环电路高精度，低颤动的长处。
比较上述三种计划，本体系选用计划3.因为AD9216的时钟输入为80M的单端COMS电平时钟，且总共需求三个这样的时钟，考虑到前面高速DA需求一个500M的LVPECL电平时钟，故体系时钟选用AD公司的ICS8430，该芯片结构如图4.11所示：
4.3.2时钟电路规划
ICS8430是一款集成高频时钟发生器，它具有十分低的相位噪声，锁相环部分的VCO片内频率改变规模为1.75G到2.25G，输出部分具有四路LVPECL时钟扇出，而且输出频率规模50Mhz~1.6Ghz可调；别的还有四路LVDS时钟扇出，其输出频率规模25Mhz~800Mhz可调，这四路LVDS时钟扇出还能够依据用户需求设置为八路CMOS时钟扇出而且相位可调。下面为ICS8430规划方面的一些考虑：
（1）ICS8430的供电滤波规划
作为高速模仿电路，电源供给的稳定性联系到体系的噪声功能。ICS8430供给独立的电源以阻隔内部锁相环输出发生高速的开关噪声，VS、VS_LVPECL以及VCP有必要独自经过过孔连接到电源层，而且在每个电源脚上都要参加旁路电容，为了取得最佳的时钟颤动特性，电源需求彼此阻隔，一个10欧姆的电阻以及一个10uF和0.01uF的旁路电容构成了一个电源滤波电路，连接到每个电源脚上，10欧的电阻能够被磁珠所代替；
（2）ICS8430时钟输入接口
ICS8430能够灵敏的挑选参阅时钟输入办法，用户能够挑选差分输入一起也能够挑选单端时钟作为PLL的参阅时钟输入，输入时钟的频率规模为20M~250MHz.不论是差分时钟仍是单端时钟都具有自偏置，简单完结沟通耦合[7]。在本体系中将选用单端时钟办法，在此种办法下的正弦波或方波办法的时钟能够经过直流耦合或沟通耦合办法输入，在此挑选频率20MHz的晶振奋为时钟参阅源，在晶振两端接并联%&&&&&%到地。
（3）时钟输出端接办法
%&&&&&%S8430供给三种电平输出办法：LVPECL、LVDS和CMOS.OUT3~OUT0是LVPECL电平的差分输出时钟；OUT7~OUT4是LVDS/CMOS电平的时钟输出，这些时钟能够装备成差分输出的LVDS电平或许单端的CMOS电平。
LVPECL时钟的起伏规模在400mV~960mV之间可设置，LVPECL输出具有专门的供电电源VS_LVPECL，因而和其他电源分隔以防止引进噪声，而且电源电压能够挑选在2.5V~3.3V之间，以满意用户不同的需求，本体系挑选3.3V的电源电压。
时钟电路规划终究规划如图4.12所示。
