1 导言
跟着同防工业对准确制导武器要求的不断进步，武器体系整体规划方案的日趋杂乱，以及电子元器材水平的飞速发展。导引头信号处理器的功用越来越杂乱，硬件规划越来越大．处理速度也越来越高．并且产品的更新速度加速，生命周期缩短。完结功用强、功能指标高、抗干扰才干强、作业安稳牢靠、体积小、功耗低、结构紧凑合理符合弹载要求的导引头信号处理器现已势在必行。曩昔单一选用DSP处理器树立信号处理器现已不能满意要求．FPGA+DSP的导引头信号处理结构成为当时以及未来一段时间的干流。
FPGA和DSP处理器具有天壤之别的架构，在一种器材上十分有用的算法．在另一种器材上或许功率会十分低。假如方针要求很多的并行处理或许最大的多通道流量，那么单纯根据DSP的硬件体系就或许需求更大的面积，本钱或功耗。一个FPGA仅在一个器材上就能高供给多达550个并行乘法和累加运算，然后以较少的器材和较低的功耗供给相同的功能。但关于定时系数更新，决策操控使命或许高速串行处理使命，FPGA的优化程度远不如DSP。
FPGA+DSP的数字硬件体系正好结合了两者的长处，统筹了速度和灵活性。本文以导引头信号处理体系为例阐明FPGA+DSP体系中FPGA的要害技术。
2 体系组成
本体系南一片FPGA和一片DSP来组成，FPGA在实时并行计算完结规范数字信号处理算法的才干远强于DSP，因而数字接纳体系信号处理要用到的FIR滤波、FFT、IFFT等算法，在FPGA中完结要远快于用DSP，且FPGA厂商供给了十分丰富易用的能完结数字信号处理的参数Core．能够大大简化开发进程。并且，FPGA支撑丁程师规划高度并行的架构以及有很多乘法器和存储器资源，因而将数字下变频(DDC)，脉压(PC)，动方针检测(MTD)，恒虚警处理(CFAR)等也在FPGA中完结，可有用进步实时性，集成度和安稳性。而DSP用来进行其他杂乱信号处理，比方主动方针辨认、抗干扰等。
FPGA和DSP的通讯经过32位的数据总线联通。FPGA经过此数据总线把柃测得到的方针信息传递给DSP做后续处理，DSP则经过数据总线传递操控信息。
图1 FPGA+DSP的体系组成框图
3 FPGA规划中的要害技术
3．1 跨时钟域的规划
3．1．1根底
只要最初级的逻辑电路才运用单一的时钟。大多数与数据传输相关的运用都有与牛俱来的应战，即跨过多个时钟域的数据移动，例如磁盘操控器、CDROM／DVD操控器、调制解调器、网卡以及网络处理器等。当信号从一个时钟域传送到另一个时钟域时，出现在新时钟域的信号是异步信号。
在现代IC、ASIC以及FPGA规划中，许多软件程序能够协助工程师树立几百万门的电路。但这些程序都无法处理信号同步问题。规划者需求了解牢靠的规划技巧，以削减电路在跨时钟域通讯时的毛病危险。
从事多时钟规划的榜首步是要了解信号安稳性问题。当一个信号跨过某个时钟域时．对新时钟域的电路来说它便是一个异步信号。接纳该信号的电路需求对其进行同步。同步能够避免榜首级存储单元(触发器)的亚稳态在新的时钟域里传达延伸。
亚稳态是指触发器无法在某个规则时间段内抵达一个可承认的状况。当一个触发器进入亚稳态时，既尤法猜测该单元的输}}{电平，也无法猜测何时输出才干安稳在某个正确的电平上。在这个安稳期问，触发器输出一些中间级电平，或许或许处于振动状况，并且这种尤用的输出电平能够滑信号通道上的各个触发器级联式传达下去。
因为数据率比较低，而FPGA的作业频率能够很高，所以在雷达信号处理机的FPGA规划中，必然要引进跨时钟域的规划，例如在某项口中，操控网络为10M．脉冲紧缩作业时钟为200M，MTD、CFAR为80M，是个典型的跨时钟域规划。
图2时钟域暗示图
3．1．2跨R寸钟域的处理
现代%&&&&&%与FPGA规划巾运用的归纳东西能够确保规划能满意每个数字电路触发器对树立与坚持时间的要求。可是，异步信号却给软件提出了难题。对新的时钟域米说．从其它时钟域传柬的信号是异步的。大多数归纳丁具在断定算步信号是否满意触发器时序要求时遇到了费事。因为它们不能确认触发器处于非稳态的时间，所以它们也就不能确认从一个触发器经过组合逻辑抵达下一个触发器的总推迟时间。所以，最好的办法是运用一些电路来减轻异步信号的影响。
同步办法归纳起来主要有两方面，
1)关于跨过时钟域操控信号，用同步器来完结同步；
为了使同步。作业能正常进行，从某个时钟域传来的信号应先经过原时钟域上的一个触发器，然后不经过两个时钟域间的任何组合逻辑，直接进入同步器的榜首个触发器中(图3)。这一要求十分重要，因为同步器的榜首级触发器对组合逻辑所发生的毛刺十分灵敏。假如一个满意长的信号毛刺正好满意树立一坚持时问的要求，则同步器的榜首级触发器会将其放行，给新时钟域的后续逻辑送出一个虚伪的信号。
图3同步器暗示
一个经同步后的信号在两个时钟沿今后就成为新时钟域中的有用信号。信号的推迟是新时钟域中的一到两个时钟周期。一种大略的预算办法是同步器电路在新时钟域中形成两个时钟周期的推迟，规划者需求考虑同步推迟将对跨时钟域的信号时序形成的影响。
2)关于跨过时钟域的数据总线，要经过FIFO或RAM抵达同步的目的。
数据在时钟域之间的传递是多个随机改变的操控信号在时钟域之间传递的一种实例。这种情况下，用同步器米处理同步问题往往不能收到满意的作用，因为多位数据的改变将会使同步器的采样错误率大大添加。常用的数据同步办法有两种：一种是用握手信号；另一种是用FIFO，一个时钟存数据。另一个时钟取数据。
时钟域之间的数据传输用得最多的是FIFO，选用Xilinx自带的FIFO核来完结比较简略便利，图4足Xilinx供给的FIFO核的一个简略的暗示图．wclk为写时钟，rclk为读时钟，FIFO深度经过读写使能wen和ren操控。
图4 FIFO核暗示图
3．2、FPGA与DSP数据交互
实践运用进程中，DSP和FPGA程序规划往往是由不同的规划人员分工完结，在最终体系联调时，这两者之间的数据传输常常占用很多的调试时间，成为束缚工程进度的要害凶素。因而，DSP与FPGA间接口和传输办法的挑选与规划，是体系规划中必需求考惑的问题。
导引头信号处理的一个特点是，FPGA要传输给DSP的数据比较多，需求传递起伏信息，和差支路数据等十几组数据．每组数据长度在512~2K，并且读取速度要求也比较高，一般要求百兆以上的读取频率。经过工程实践标明，选用经过EDMA通道同步读取FIFO的办法完结通讯是十分有用的办法。可是接口处的FIFO比较多，并且读取速度有比较高，这必然导致FPGA内部对接口处资源的竞赛，乃至会导致时序的不满意。在实践工程调试中表现在DSP接纳到的数据乱序，周期循环乃至乱码。
要处理好FPGA和DSP的数据交互问题，要注意以下两个方面。
3．2．1 三态门的规划
在本规划中，DSP和FPGA的互连选用了总线衔接的办法，数据交互是经过一个32位的双向数据总线来完结的，而要完结双向总线，就需求运用FPGA结构三态总线了，运用三态缓冲器完结高、低电平和高阻三个状况。
图5双向数据总线的三态门规划
本规划傍边，FPGA给DSP发中止信号，DSP在中止信号到来时，根据体系要求，将不同的操控字写入数据总线，然后经过数据总线从FPGA中不同的FIFO中读取数据，这一切都经过DSP在地址线上给出不同的地址来完结。为了合理分配总线的运用，规划傍边运用这样的战略：使用片选信号aace3，地址aaea[9：0]作为三态缓冲器的操控信号，因为DSP对FPGA的读写地址都不同，当片选信号aace3有用时，FPGA根据地址来确认凑写办法以及读写那些信息，不然置为高阻态，这样就避免了或许发生的的总线堵塞现象，使DSP和FPGA之间的数据交互能够顺利进行，暗示图如图5所示。
3．2．2 加有用的时序束缚
因为接口FIFO比较多，为了合理分配FPGA内部接口处的资源，满意体系的时序要求，需求加必要的时序束缚。因为本规划选用Xilinx公司芯片，所以需求加偏移束缚2。
偏置束缚能够优化以下时延途径：从输入管脚到同步元件偏置输入；从同步元件到输出管脚偏置输出。为了确保芯片数据采样牢靠和下级芯片之间正确交流数据，需求束缚外部时钟和数据输入输出引脚问的时序联系。偏置束缚的内容告知归纳器，布线器输入数据抵达的时间或许输出数据安稳的时间，然后确保与下一级电路的时序联系。更多关于束缚的内容请参阅文献。
4 结束语
FPGA+DSP是同前导引头信号处理器中运用的最广泛的体系组成方式，对速度以及灵活性的要求都能够很好的满意，文中所涉及到的跨时钟域规划以及数据接口方面的问题是这样的体系中FPGA规划存在的要害技术，文中提出了详实的处理办法，并且工程运用现已证明了其有用性。
本文作者立异点：根据工程实践经验，总结了在FPGA+DSP结构的雷达导引头信号处理中FPGA的要害问题，并提出了具体的处理方案，并得到了工程验证。
