摘要：针对现有小型无人机导航体系的解算速度慢、多处理器中心臃肿可靠性差的缺陷，完结了一种仅运用单一FPGA作为数据处理中心的小型高速导航解算体系。该体系对飞机运动方程组和导航方程组进行并行化分化，对彼此独立的中心变量进行并行核算，使得单个运算周期能够一起进行6次浮点运算，在不盲目增加硬件耗费的条件下有用进步了解算速度。仿真和试验结果表明体系能够高效地进行导航信息解算，在小型无人机的导航操控范畴有重要的工程运用价值。
导航解算是小型无人机导航操控的根底，小型无人机机动性强，为了完结自主导航使命，有必要快速取得姿势和方位信息，假如导航信息无法得到高速解算，导航操控体系会由于不能及时得到载体正确方位信息而宣布过错指令，会对运载体以及人员形成极大风险。平台式惯导体系尽管精度高、实时性好，可是巨大的体积和贵重的造价不适用于小型无人机的开展，GPS等卫星导航设备尽管价格低廉、体积细巧，可是其卫星信号会遭到建筑物和气候等要素的搅扰。现在国内外运用于无人机上的低本钱小型化的导航解算体系研究方面大多运用依据DSP、ARM为主处理器的嵌入式体系，或许别的增加一颗协处理器协助进行传感器数据的收集，这样的体系要么解算速度慢，通讯功率低，要么体系臃肿，可靠性差。现场可编程门阵列(FPGA)直接运用硬件描绘言语进行编程，与ARM和DSP器材比较，能够取得更有用率的数据处理速度，能够兼容各种格局和长度的数据，一起集成了常用IP核，使之能够灵敏的用来进行体系规划。在单片FPGA芯片上完结导航信息的高速解算，将会有宽广的开展空间。
针对现有小型无人机导航解算体系解算速度慢、多处理器臃肿可靠性差的缺陷，文中规划了一种在单片FPGA芯片上完结数据传输、姿势解算和方位解算等功用的导航解算体系，节省了小型无人机名贵的空间和本钱，提出了一种导航信息的FPGA并行解算办法，充分发挥FPGA的并行数据处理才能进步解算速度，一次导航解算进程只需20微秒。
1 体系结构
体系结构如图1所示，由单片FPGA芯片作为数据处理的中心，型号为EP2C35F484C6N，其与一个型号为NAV440的惯性丈量单元(IMU)进行串口通讯接纳所需的三轴加速度、三轴角加速度等信息，FPGA顺次由数据接纳模块、数据预处理模块、姿势解算模块、方位解算模块对数据进行处理，最终将数据封包宣布，上位机保存数据。
2 导航解算模块的FPGA规划
2.1 数据的接纳和预处理
惯性丈量单元宣布的数据是有符号位整型的十六位数据包，分频一个十六倍于波特率的采样时钟对串口数据进行采样。由于50 MHz的体系时钟不能分频得到正好十六倍于57 600 Hz，需求实时进行相位差的同步。界说一个case结构的句子，第七个采样时钟周期对串口数据进行采样，一起界说一个寄存器，检测到串口数据的上升沿或许下降沿时发生时钟同步标志位，这样就处理了数据稳态和时钟相位同步的问题。接纳到的串行数据从低到高位按位顺次存放到8位缓冲寄存器的第0到第7位，这样就完结了串行数据接纳。FPGA的据接纳模块对两个8位数据拼接后得到的数据是16位有符号整型数据，数据预处理模块对需求其进行单精度浮点型的格局转化，然后进行单位标定。其间16位有符号整型数据向单精度浮点型数据格局转化的进程如下：
进程1：判别整型数据的最高位即符号位，记载符号位并转化成补码方式;
进程2：接着将上述补码方式左移位，直到第14位为1，并记载下左移位数，阶码即等于14减去左移的位数;
进程3：将上述移位后的16位数据再左移2位即浮点数的尾数的整数部分，直接赋值给浮点数的第7到22位，由于整型数据小数点右边满是零，所以浮点数的第0到6位也是0，浮点数的第23到30位即阶码加上127的偏移量，第31位为符号位与整型数据的最高位相同。
2.2 欧拉法姿势并行解算模块的FPGA规划
FPGA芯片具有杰出的并行运算才能，不同程序块能够相对独立的进行运算，只要对算式进行合理的并行化分化，就能够进步运算速度。并行核算的程序块越多，数据处理的速度越快，耗费的硬件资源也越多。飞机运动方程如式(1)所示。
彼此不影响的中心变量能够一起核算，依此对式(Ⅱ)进行并行化分化。剖析其核算进程，一次加减法或许乘除法通常是两个三角函数值之间的运算，乘法运算较多，除法运算只要一次，而每两次乘除法运算才进行一次加减法运算。依据上述剖析和硬件资源耗费的考虑，经过3个乘法运算模块、1个除法运算模块、2个加减法运算模块和2个正余弦函数运算模块对姿势角进行解算。FPGA每一个核算周期最多一起调用6个运算模块对数据进行并行处理，不同核算周期所核算的算子组织如下所示：
2.3 方位信息并行解算的FPGA规划
经过传感器取得的加速度以及上述模块解算的姿势角能够解算飞机三轴速度，飞机速度解算方程如式(2)所示。
依据上述并行核算结构进行硬件描绘言语的编程和编译，导航解算体系所占用的FPCA硬件资源如表1所示。
图2为导航解算FPGA功用仿真时序图，以此预算模块核算所耗费的时刻。一次姿势解算需求230个时钟周期，一次导航解算需求980个时钟周期，那么在50 MHz的体系时钟下，姿势解算需时4.7微秒，导航解算需时20微秒。导航解算体系功用仿真结果与核算机核算结果进行比照，仿真步长为0.1秒，仿真输入参数如表2所示，核算结果如表3所示，经过比对能够发现，FPGA的核算结果与MATLAB核算结果没有差错，阐明导航解算体系能够正确地进行导航信息的解算。
3 试验结果与差错剖析
在一辆一般轿车上进行导航试验，体系的建立如图1和图3所示。体系的中心是一块承当数据处理使命的FPGA，在芯片外接适宜的IMU，IMU的功耗和体积根本决议了导航体系的功耗和体积。所以整个导航体系的结构是简略和细巧的并且节能的。
试验进行了340秒，如图4和图5所示，顺次是三轴陀螺仪传感器数据和三轴加速度计传感器数据。方位曲线如图6所示，实线是导航解算体系解算的方位信息，虚线是GPS取得的实践方位信息。能够发现导航解算体系杰出地盯梢了实践方位改变趋势，可是跟着时刻的推移，导航解算体系解算出的方位信息与实践方位信息差错越来越大。
导航解算体系的差错引进首要由于依据MEMS的惯性传感器的差错较大，运用单一传感器进行姿势和方位解算会在姿势核算和速度核算环节两次引进堆集差错。在实践运用中，载体运用的战术级高精度IMU，在必定的运用时刻内，导航体系不会发生很大的堆集差错。除此之外，发挥本体系动态特性好、更新速率快的优势，凭借最优估量的办法，经过进行多种传感器的信息交融也能够收敛差错。
4 定论
针对现有小型无人机导航解算体系解算速度慢、多处理器臃肿可靠性差的缺陷，文中提出了一种并行化的导航解算办法，并建立了一种仅运用单一FPGA芯片为数据处理中心的小型高速导航解算体系，功用仿真验证了导航解算的高速性和准确性。车载试验验证了体系能够在实践中完结导航信息的解算作业。依据一次结算耗费时刻可知体系理论具有50 000 Hz的导航解算才能，在实践运用中，辅以满足精度的高速IMU，体系将会发挥小型化、高速率和低功耗的优势，在相关的小型无人机导航体系规划范畴有重要学习含义。
