1 导言
现代操控体系中操控目标可能是杂乱、涣散的，并且往往是并行、独立作业的，但全体上它们是彼此相关的有机组合。因而，操控信号的时序逻辑则要求愈加准确。CPLD单片机为操控体系供给了技能支撑，由CPLD和单片机组成的多机体系具有逻辑操控便利，时序准确，并行作业，人机接口友爱等长处。因而，本文提出了一种根据CPLD与单片机操控的多路准确延时操控体系的规划方案。
2 规划目标与体系原理
2.1 规划目标
输出多路脉宽为10 ms正脉冲信号;
脉冲输出时刻独立调理、显现;
时刻调整规模与精度为微秒级的调整规模为l～199μs，调理精度为lμs;毫秒级的调整规模为1～199 ms，调整精度为1 ms;
供给计时基准信号和作业状况提示声响;
9 V电池供电。
2.2 体系规划原理
2.2.1 体系时钟
本体系规划由CPLD和多个单片机组成，CPLD对24 MHz高精度一体化晶体振动器二分频得到多路同步时钟信号作为多个单片机的体系时钟，并由各个单片机外脉冲信号引脚XTAL2注入，二分频确保信号的占空比为50%，满意单片机时钟脉冲信号凹凸电平持续时刻大于20 ns和最高脉冲频率为12 MHz的要求，一起也进步体系的可靠性。5l系列单片机选用守时操控方法，具有固定的机器周期，1个机器周期共有12个振动脉冲周期，则机器周期是振动脉冲的12分频。本体系选用12 MHz振动脉冲频率，1个固定机器周期为1μs，因而能确保规划目标所要求的最高操控精度。
2.2.2 同步计时发动信号
本体系规划由外部按键供给发动信号，因为机械接触点的弹性及电压突跳等原因，按键存在颤动效应，为确保按键准确辨认，本体系规划选用软件去颤动，再经单片机引脚输出无电压毛刺的安稳发动信号，再经CPLD改换后，可供给多路同步计时发动信号。
2.2.3 输出信号
本体系规划选用10 ms单脉冲信号作为各模块单元操控输出信号，其输出方式可根据需求经过软件调整，并确保体系输出信号的时序与逻辑关系。
2.2.4 体系时序
体系时序图如图1所示，在计时脉冲的驱动下，按键信号经去颤动改换、CPLD逻辑同步后构成计时发动信号(0一n)，以计时基准脉冲的前沿为计时起点，经设定延时后，体系输出相应的输出信号，其延时时刻可独立调整，信号输出方式可由软件编程设置。图l选用单一正脉冲作为输出信号。
2.2.5 体系原理框图
电源稳压单元完结体系5 V电源的稳压与滤波。单片机选用外部体系时钟。主控单片机CPUO完结按键检测、计时基准信号输出和体系提示声响输出等功用。NO.1～N0.n单元完结时刻调整与显现、μs/ms(微秒/毫秒)改换和信号输出等功用，CPLD完结时钟2分频、同步计时脉冲输出和计时发动信号同步输出功用。图2为多路准确延时操控体系原理框图。
3 硬件电路规划
3.1 主控单元
每个体系都由独立的主控单元组成，如图3所示。主控单元由电压、CPUO和CPLD同步操控模块等组成。电压模块完结由可充电电池电压到安稳的5 V体系电源改换与滤波。CPUO单元模块选用ATMEL公司51系列单片机AT89S52A。AT89S52是低功耗、高性能CMOS 8位微操控器，具有8 KB在体系可编程Flash存储器、256字节的随机存取数据存储器(RAM)、32个外部双向输入/输出(I/O)端口、5个中止优先级2层中止嵌套中止、2个16位可编程守时计数器、2个全双工串行通信口，看门狗(WDT)电路，片内时钟振动器，兼容规范MCS一5l指令体系。CPUO模块完结按键信号检测，作业状况提示音输出，计时基准信号输出等功用。CPLD同步操控模块选用ALTRA公司EPM7032SLC44为操控中心。 EPM7032SLC44是MAX7000 CPLD，是根据先进的多阵列矩阵(MAX)架构，选用先进的CMOS制作工艺，供给从32到512个宏单元的密度规模，速度达3.5 ns的引脚到引脚推迟。支撑在体系可编程才能(ISP)，可以在现场进行重装备。CPLD同步操控单元完结时钟分频与同步，按键信号同步等功用，ProKram插座是CPLD的编程接口。
3.2 输出操控单元
每个体系由n(本体系规划中n=9)个输出操控单元组成，这n个单元输出操控独立并行作业，如图4所示。N0.1～N0.n以ATMEL公司5l系列单片机 AT89C2051为中心。AT89C205l是低功耗、高性能CMOS 8位单片机，具有15个双向输入/输出(I/O)端口、片内含2 K字节的可重复擦写的只读Flash程序存储器和128字节的随机存取数据存储器(RAM);选用ATMEL公司的高密度、非易失性存储技能出产，兼容规范MCS一5l指令体系。输出操控单元(NO.1~NO.n)并行作业，完结延时时刻设置、μs/ms改换设置、操控信号输出和延时显现等功用，延时时刻显现经过单片机串口完结，由3片串/并改换器材74LSl64驱动3个共阳数码管。
4 体系软件规划
本体系软件规划包含CPUO单元、NO.1～NO.n输出单元及CPLD单元程序规划。因为对时刻要求严厉，选用汇编言语编写，信号输出由中止程序完结，因为中止呼应进程、现场维护以及中止后必要的设置条件检测需求时刻，所以软件有必要经过容余指令(比方NOP)的延时，可确保counter0输出和操控信号延时起点在同一时刻。
CPU0单元程序流程如图5所示。CPU0主程序完结体系初始化、按键检测、去颤动信号输出和作业状况提示音输出等作业，中止服务程序计时基准信号counterO输出。输出操控单元NO.1一NO.n程序流程如图6所示，各单元主程序完结μs/ms设置检测，延时设置读取，延时时刻显现，中止程序完结操控信号输出功用。CPLD程序选用VHDL言语编写，选用QHalftusⅡ软件编译仿真。
5 结语
该体系规划可使用于%&&&&&%组(9只)放电操控体系，在放电电子开关操控端、负载端丈量以及微秒级延时规模内，延时差错小于O.1μs，毫秒级延时规模内，延时差错小于50μs。实践测验显现，体系完结了规划要求的调整精度。根据单片机+CPLD的多路准确延时操控体系充分利用单片机和CPLD的各自特色，完结首要规划目标。实践使用证明，该体系可以彻底满意时序逻辑要求中严厉操控体系的操控需求。
