摘要：在对低噪声CMOS图画传感器的研讨中，除需重视其噪声外，现在数字化也是它的一个重要的研讨和规划方向，规划了一种可用于低噪声CMOS图画传感器的12 bit，10 Msps的流水线型ADC，并依据0．5μm规范CMOS工艺进行了流片。终究，通过在PCB测验版上用本文规划的ADC完结了模仿输出的低噪声CMOS图画传感器的模数转化，并依据自主开发的成像测验体系进行了成像验证，成果表明，成像画面明晰，该ADC可作为低噪声CMOS图画传感器的芯片级模数转化器运用。
要害词：流水线ADC；低噪声CMOS图画传感器；成像；Labview
CMOS图画传感器(CMOS image sensor，CIS)在近二十年来取得了飞速的开展，得益于有源像素传感器(Active PixelSensor)的呈现、相关双采样技能(Correlated Double Sampling)的创造以及工艺的前进等，用于低噪声运用范畴的CMOS图画传感器也取得了长足的开展。因为CMOS传感器具有先天的低成本、易于集成等长处，CMOS传感器在低噪声运用范畴也已引起了越来越多的重视。现在，在低噪声CMOS图画传感器的研讨范畴，除研讨其噪声外，数字化也是它的一个重要的研讨方向。
文中介绍了一种适用于低噪声CMOS图画传感器芯片级模数转化的流水线型ADC，依据低噪声CMOS图画传感器的体系要求，文中规划的ADC的分辨率为12 bit，速度为10 Msps，选用了每级1．5 bit、共11级的流水线型结构。在该ADC完结规划仿真后，依据0．5μm规范CMOS工艺进行了流片。终究在PCB板级电路上用该ADC对一个自主规划的模仿输出的CMOS图画传感器进行了模数转化，并依据自主规划的成像测验体系完结了CMOS图画传感器的成像。
1 ADC规划方针及结构
依据自主规划的低噪声CMOS图画传感器的体系要求，能够确认流水线ADC的规划方针。表1给出了该规划的详细规划方针。
因为该ADC规划方针为运用在自主规划的低噪声CMOS图画传感器的芯片级，因而其速度和精度都应尽可能的高，以到达芯片体系低噪声和速度的要求。而因为其作业在芯片级，其功耗和面积的要求则能够相对宽松一些。因而本规划选用了11级，1．5 bit每级的结构，虽然这种结构在功耗上会有所增加，可是能够下降比较器的比较精度带来的影响，一起也下降了对榜首级采样坚持电路运放的要求。本文规划的ADC的结构框图如图1所示，在该ADC11级结构中的前10级电路中，每级电路包含子模数转化器(ADC)、子数模转化器(DAC)、求和电路、余量扩大器以及采样坚持电路，其间因为子DAC、采样坚持电路、求和电路以及余量扩大电路一般都由一个开关电容电路完结，因而该电路模块常被统称为乘法型数模转化器(Multiplying digital to analog converter，MDAC)，第11级电路为一个2 bit的flash ADC。在两组互不相交时钟CLK1和CLK2的操控下，每级电路都发生了数字输出，这些输出在通过数字位对齐和数字校准后得到终究的数字输出。
2 ADC各模块规划
2．1 MDAC规划
MDAC电路是流水线ADC规划中十分重要的部分，它在ADC中完结的功用包含采样坚持、数模转化、减法和余量扩大等，一般选用开关电容技能完结，由模仿开关、电容和跨导运算扩大器(OTA)构成，其电路图如图2所示。其作业原理是：用MDAC的采样坚持对前级余量电压进行采样；将其采样电压与本级子DAC的输出电压进行减法运算；将减法运算得到的余量电压通过余量扩大器进行扩大。
在流水线ADC结构中，榜首级的MDAC的要求最高，跟着级数的增加，要求不断下降。关于一个12位、10 Msps采样率流水线ADC，以榜首级MDAC为例，该电路需满意的全体方针为：精度12 bit，采样率10 Msps。而在MDAC规划中，最要害的是余量扩大器规划，本文以榜首级余量扩大器的规划为例来阐明整个规划，其间选用的余量扩大器的结构如图3所示。余量扩大器作业在闭环状况，要求其有限直流增益形成的差错小于1／2LSB，即有：
式中A0为开环增益，N为ADC分辨率，β为反应系数。
别的，因为余量扩大器有限的带宽，因而对输入电压呼应需求通过必定的时刻才干趋于安稳。在采样频率为f的ADC中，要求信号在二分之一的时钟周期内到达所需的精度(即差错小于1／2LSB)，即有：
式中GBW为单位增益带宽，N为ADC分辨率，β为反应系数，f为采样频率。
关于本文的ADC规划有：N=12，β=1／2，f=10 MHz，因而由公式(1)和公式(2)可得，用于本文榜首级MDAC的余量扩大器应满意：开环增益需大于84 dB，单位增益带宽需大于58 MHz。归纳考虑到输入信号摆幅、流片工艺和功耗等要求，本文的余量扩大器选用了折叠共源共栅的运放结构，仿真成果表明，该结构可满意规划要求。
2．2 比较器规划
流水线ADC因为选用了校对电路，对比较器失调电压的要求放宽了。关于1．5 bit每级的电路，设参阅电压为1 V，则它的失调电压放宽为125 mV。本ADC中从第1级到第10级电路都选用了动态比较器，因为其失调电压小于可校对的最大失调电压，一起它具有较快的速度和较低的功耗。该电路的原理图如图4所示，它包含一个由rst信号操控的快速复位电路、信号输入的防备大电路、锁存比较器以及输出反相器组成。
2．3 数字位时刻对齐及数字校准电路规划
因为流水线ADC每级电路发生数字代码的时刻不同，因而，在进行数字校对之前，有必要先对其进行推迟，所以在数字校对电路之前有必要要有数字推迟电路。完好的输出数字时刻对齐及数字校对电路如图5所示，其间图的左面为数字位时刻对齐电路，图的右边为数字校准电路。
2．4 时钟操控电路规划
流水线ADC关于时序要求比较高，为了确保流水线ADC正常作业，要求前后两级不一起作业在采样状况和坚持状况，至少需求一对两相不交叠时钟。文中规划的时钟信号电路如图6所示。比较一般的选用器材延时来规划时钟操控电路，本文选用了在电路引进电容的方法来确认时钟延时，虽然这样做会在地图上多占用了一些面积，可是其优点是规划的两相不交叠时钟十分安稳，时钟能够依据%&&&&&%值选取的巨细而更为合理的错开。
3 芯片地图
该芯片运用0．5μm规范CMOS工艺进行流片，地图的规划归纳考虑了混合信号电路布局、匹配规划和抗干扰规划等。布局选用数模别离，数字电路加保护环；匹配规划选用了共心对称规划、份额单元规划和增加哑元元件等技能。芯片地图如图7所示，带PAD的全体芯片面积为3.55 mm@2．9 mm，其间上部分为数字位对齐和数字校准电路，中部为各级流水线，右侧为时钟发生电路，下部为信号输入和其他电路。
4 成像体系及其成像成果
4．1 成像体系硬件组成
低噪声、高帧频的CMOS图画传感器成像，除了对PCB测验板的规划要求较高外，也对测验体系的构成也提出了较高的要求。本成像体系的电学硬件体系框图如图8所示。该电学硬件体系的根本作业原理是：
1)在PCB板上用依据CPLD规划的时钟波形来操控板上的CMOS图画传感器芯片和ADC芯片协同作业，并在此过程中生成帧同步信号和ADC时钟信号交予数字收集卡作为收集卡的外触发和外时钟信号。
2)在ADC芯片将CMOS图画传感器发生的模仿信号进行模数转化后，其数字信号经缓冲芯片缓冲输出至数字收集卡。
3)数字收集卡在帧同步信号操控下进行重复触发采样，在收集卡收集到必定数据后将收集到的数据传送到主机中，然后用成像软件进行剖析，给出动态的成像图片。
4．2 成像体系软件规划
本测验体系软件选用Labview编程，Labview是一种图形化的编程言语的开发环境，广泛地被工业界、学术界和研讨试验室所承受，视为一个规范的数据收集和仪器操控软件。
本体系中使用Labview的虚拟仪器(virtual instrument)完结对数据收集卡的数据采样操控、对收集到的数据进行信号处理以及动态成像，图9为成像软件的界面图，其作业形式和原理是：
1)在操控数字收集卡的程序中，将一直和触发设置为外时钟采样以及外触发重复触发采样形式，以完结成像信号帧同步和确保收集卡采样与ADC输出的同步。
2)在将收集到的数据转化为U16数字格局数组后，对这些信号进行灰度值处理，程序规划了两种灰度调理形式：固定的灰度转化和灰度主动调理，此外程序还规划了可选的反色、图画翻转、图画扩大等功用。
3)在数据进行信号处理后，完结对收集数据的二维灰度值成像，这些信号处理和成像程序都置于while循环中，因而可依据延时设置成像改写的帧频，完结动态成像。
4．3 成像成果
用本文规划的ADC对模仿输出的CMOS图画传感器进行模数转化后，依据自主规划的成像体系，进行了实时成像试验，成像成果如图10所示，能够看出，画面明晰，层次感清楚。
5 结束语
文中规划了一种可运用于低噪声CMOS图画传感器芯片级模数转化的12bit、10Msps流水线ADC，并依据0．5μm规范CMOS工艺进行了流片。终究在PCB板级电路上用该流水线型ADC完结了CMOS图画传感器的模数转化，并依据Labview和数字收集卡体系完结了CMOS图画传感器的成
像，成像成果表明，该ADC可满意低噪声CMOS图画传感器芯片级模数转化器的要求，下一步可将CMOS图画传感器和该ADC兼并规划在一个芯片上进行流片。
