导言
跟着数字信号处理芯片性价比的不断提高，数字信号处理的应用领域飞速发展，一起Pentium高速CPU的呈现，要求有极高的数据通量予以支撑，而低速的ISA总线在处理这些问题方面逐步力不从心，取而代之的是高速的PCI总线。PCI总线可将高速外围设备直接挂在CPU总线上，33MHz／32位时数据传输速率可达132MB／s，66MHz／64位时更是功用加倍，打破了数据传输速率的瓶颈，使得CPU的功用得到充分发挥。假如选用美国TI公司出产的高速高功用数字信号处理器DSP替代本来的单片机作为板载CPU，能够充分使用PCI总线的长处直接将收集的数据传到微机内存，有用地处理了数据的实时传输和存储问题。
测控体系的硬件组成
体系根本硬件结构如图1所示。整个高速测控体系首要由信号调度电路、DSP模块、FIFC)存储器、CPLD操控电路、PC19054接口芯片等组成。体系选用主从结构，PC机作为上位机，用于完结对体系的操控(如AD转化的开端、DSP复位、中止呼应、数据接纳与处理等)。DSP作为下位机，用于完结数据的收集与处理、PWM波以及其他外围信号的操控等。
DSP测控模块介绍
体系选用的DSP芯片为TI公司的TMS320LF2407。电路规划时，使用的DSP内部的16通道A/D转化完成数据收集，DSP与FIFO的电路接口电压都为3.3V，可完成无缝衔接，DSP的数据总线直接与FIFO的数据输入端口相连，DSP与FIFO的时钟频率应设为相同。这样，无需刺进等候周期，操控信号经CPLD直接转化为FIFO的读写信号，完成数据的高速存储。
先进先出存储器
在DMA传输方法下，因为PCI9054内部的FIFO只要32级深度，实时传送高速数据时，PCI9054内部的FIFO会很快存满，而DSP内的数据仍会连绵不断的传送过来，易形成数据的丢掉，因而必需求扩展外部FIFO。
本体系选用I D T公司高速CMOS同步FIFO芯片IDT72V3660，它的容量为4096×36bit；有高达100MHz的读写速度；能够兼容3.3V和5V两种接口电压。该FIFO具有标准的满(FF#)、半满(HF#)、空(EF#)等标志。体系能够依据这些标志信号操控对FIFO的读写操作。在CPLD的逻辑操控下，当WEN#有用时，在WCLK的每一个上升沿，FIFO会把输人数据线上的数据存入内部存储器。当REN#有用且输出答应(OE#有用)时，在RCLK的每一个上升沿，FIFO会把内部存储器中的数据发送到输出数据总线上(低电平用#表明)。
操控逻辑芯片CPLD
本体系选用Altera公司的EPM7 128来完成体系的逻辑操控，首要包含DSP操控逻辑、FIFO操控逻辑、PCI9054接口操控逻辑三个部分，其间，对PC219054的逻辑操控是规划的要点。规划中使用MaxPlusⅡ软件进行VHDL言语编程、仿真和调试。
PCI9054及外部接口分析
PCI与板载CPU的桥接有两种规划方案，一种是选用FPGA，经过软件编程完成硬件功用。另一种是使用专用PCI桥接芯片，合适快速开发的场合。
本体系选用PLX公司的PCI总线专用接口操控芯片PC19054。它契合PCIV2.1和PCIV2_2标准；可一起支撑3.3V和5V两种信号环境；供给了两个独立的可编程DMA操控器；内部有6种可编程FIFO，以完成零等候突发传输及部分总线和PCI总线之间的异步操作；在PCI总线端支撑33MHz／32位，传输速率最高可达132MB／s；在部分端可编程完成8／16／32位的数据宽度，支撑复用／非复用的32位地址／数据，时钟最高可达50MHz。
PCI9054部分总线可作业在M、J、C三种形式，M形式是专门为Motorola公司的 MPC850和MPC860供给直接非复用的接口；J形式地址／数据线复用；C形式与J形式不同不大，但地址／数据线非复用，更契合衔接习气。本规划选用C形式。
PCI9054的数据传输形式可分为主形式、从形式、DMA形式。形式的挑选首要依据硬件规划者对硬件的规划需求而定。本体系选用DMA形式，在DMA传输形式下，PCI9054既是PCI端的主控方，又是部分端的主控方。
PCI9054集成了两个相互独立的DMA通道，每个通道都支撑Block DMA和Scatter／(3ather DMA，其间通道0还支撑恳求(Demand)DMA传输方法。当有通道进行DMA传输时，DMA操控器将建议对部分总线和PCI总线操作，其传输进程如图2所示。
