出了一种依据FPGA并运用Verilog HDL完结的CMI编码规划办法。研讨了CMI码型的编码特色，提出了运用Altera公司CycloneⅡ系列EP2C5Q类型FPGA完结CMI编码功用的计划。在体系程序规划中，首要发生m序列，然后程序再对m序列进行CMI码型改换。在CMI码型改换进程中，选用专用寄存器对1码的状况进行了存储，一起运用m序列的二倍频为CMI编码进程供给时钟鼓励，最终输出CMI码型。试验成果表明，选用FPGA完结CMI编码的规划，编码成果完全正确，能够到达预期要求。运用这种办法完结CMI编码功用，具有用率高、可扩展性强、晋级便利等特色，便利嵌入到大规模规划中，具有广泛的运用远景。
CMI码一般作为PCM4次群数字中继接口和光纤传输体系中的线路码型。这种码型不具有直流重量，有较多的电平跳动，含有丰厚的守时信息，因而很简略提取位守时信号，该码型具有杰出的纠错才能，是一种很重要的码型。
在高次脉冲编码调制终端设备中广泛运用CMI码作为接口码型，在速率低于8 448 kb／s的光纤数字传输体系中也被主张作为线路传输码型。
本文首要介绍CMI码的编码详细完结办法，体系规划中选用了Altera公司CycloneⅡ系列的EP2C5Q类型FPGA作为体系的中心单元，完结CMI编码功用，程序规划渠道为0uartusⅡ7．2软件，选用Verilog HDL作为程序规划言语。
1 CMI编码规矩及FPGA装备电路
CMI码的全称是传号反转码，CMI码的编码规矩如下：当输入0码时，编码输出01；当输入1码时，编码输出则00和11替换呈现，如表1所示。
依据此规矩输出CMI码元的速率应为输入基带信号码元速率的2倍，关于输入为1的码字，输出不只与当时码字有关，还与前一个1码的输出有关，1码对应的编码成果是00或11码型替换呈现。由以上规矩能够看出，在同步的情况下，输出只对应3种有用码型。即01、00、11码，而10码型则无效，因而能够依据这个特色进行检错。
规划中选用的是Altera公司的EP2C5Q类型FPGA，EP2C5Q是CycloneⅡ系列器材中的一种，CycloneⅡ器材选用90 nm工艺制作，在逻辑容量、PLL、乘法器和I／O数量上都较Cyclone有了很大的进步。EP2C5Q类型FPGA具有丰厚的逻辑资源，共有4 608个逻辑单元(LE)，26个M4K RAM块，2个PLL锁相环，13个18×18的乘法器模块。
在FPGA硬件电路规划中需求留意的问题便是JTAG下载电路、装备芯片EEPROM电路与FPGA的衔接联系。FPGA每次上电后都需求进行装备，从EEPROM中将数据读入，然后开端运转。依据FPGA在装备电路中的人物，其装备数据能够运用3种办法载入到方针器材中，别离是：FPGA自动(AcTIve)办法；FPGA被迫(Passive)办法；JTAG办法。在FPGA自动办法下，由方针FPGA来自动输出操控和同步信号(包含装备时钟)给Altera专用串行装备芯片(如EPCS1、EPCS4等)，在装备芯片收到指令后，就把装备数据发送到FPGA，完结装备进程。要留意的是：Altera FPGA所支撑的自动办法，只能够与Altera公司供给的自动串行装备芯片(EPCS系列)合作运用。这种装备形式只要在StraTIxⅡ和Cyclone系列(Cyclone和CycloneⅡ)的器材中支撑。在被迫办法下，是由体系中的其他设备建议并操控装备进程。比较常用的是JTAG装备办法JTAG是IEEE 1149．1鸿沟扫描测验的规范接口。绝大多数的Altera FPGA都支撑由JTFAG口进行装备，并支撑JAM STAPL规范。从JTAG接口进行装备能够运用Altera的下载电缆，经过QuartusⅡ东西下载。
图1给出了FPGA的装备电路图，首要包含FPGA的自动(AcTIve)办法和JTAG办法加载电路，以及专用串行装备芯片EPCS1与FPGA的衔接联系。
2 CMI编码体系的程序规划
在体系程序规划进程中，将m序列作为基带输入码，然后程序再对m序列进行CMI码型改换，最终输出CMI码型。经过对CMI编码规矩的剖析，1位输入码元对应2位输出编码，因而CNI码元输出速率是输入m序列码元速率的2倍。在程序规划中，要坚持m序列进程时钟为CMI编码进程时钟的2倍频，这是完结CMI编码使命的条件。
m序列是最长线性反应移存器序列的简称，m序列具有平衡性、游程特性、线性叠加性、自相关特性和伪噪声特性，运用非常广泛。规划选用m序列发生器发生的m序列作为CMI编码的数据源，用4级移存器构成周期为P=24-1=15的m序列发生器。m序列发生器的结构图如图2所示，其间A0、A1、A2、A3别离代表一个寄存器。
在对m序列进行CMI编码的程序规划时，要留意的问题是，1码对应的输出是与前一个1码的状况有关，因而要对1码的状况进行记载，然后完结1码对应的00和11码型替换输出。
CMI编码体系规划软件环境选用的是QuartusⅡ软件渠道，QuartusⅡ是一种归纳开发东西，它集成了Altera的FPGA／CPLD开发流程中所触及的一切东西和第三方软件接口。经过运用此归纳开发东西，规划者能够创立、安排和办理自己的规划，首要包含规划输入、归纳、布局布线、时序剖析、仿真、编程与装备进程。QuartusⅡ支撑多时钟守时剖析，内嵌SignalTapⅡ逻辑剖析器、功率估量器等高级东西，易于管脚分配和时序束缚，具有强壮的HDL归纳才能。
SignalTapⅡ逻辑剖析器是很重要的测验东西，它是对FPGA的硬件信号进行读取，能够捕获和显现FPGA内部的实时信号行为，然后能够让规划者直观的判别出逻辑是否精确。SignalTapⅡ的功用类似于逻辑剖析仪，但与传统的逻辑剖析仪比较，具有如下长处：运用SignalTapⅡ逻辑剖析器不占用额定的I／O管脚，若运用传统的逻辑剖析仪调查信号波形，则必须将待调查信号引到闲暇管脚；SignalTapⅡ逻辑剖析器不占用PCB上的空间，若运用传统逻辑剖析仪，需求从FPGA器材上引出测验管脚到PCB上，这样增加了PCB走线难度；SignalTapⅡ逻辑剖析器还不会损坏信号的完整性；SignalTapⅡ逻辑剖析器集成在QuartusⅡ软件中，无需别的付费，而传统的逻辑剖析仪则价格昂贵。
程序选用Verilog HDL言语进行规划，下面给出了CMI编码的部分源程序：
程序中首要有两个进程，其间前一个进程首要功用是在clk_m时钟效果下，发生m序列，完结CMI编码功用，由m_out输出发生的m序列，cmi_reg用于存储CMI编码值；后一个进程首要功用是在clk_cmi(是clk_m时钟速度的2倍)时钟效果下，输出CMI编码信号。
3 体系仿真成果
运用QuartusⅡ7．2软件渠道对CMI编码程序进行了编译和仿真，经过仿真得到了编码仿真成果，图3给出了CMI码编码仿真波形。
从仿真成果能够看出，体系在时钟clk_m的触发下，由m_out寄存器输出m序列，输出15位的m序列值，依次为000111101011001；体系在时钟clk_cmi的触发下，完结CMI编码功用，而CMI编码后的输出值则由cmi_out寄存器输出，从仿真波形图上能够看出，CMI编码的码元输出速率是m序列码元速率的2倍。对应的输出值依次为010101110011000111010011010100，对应的CMI编码信号与m序列比较，有一守时刻的延时，但编码成果完全正确。
4 定论
本文详细介绍了选用Altera公司的FPGA，运用Verilog HDL言语进行规划的CMI编码体系的详细完结办法，Altera公司的CycloneⅡ系列EP2C5Q类型FPGA具有丰厚的逻辑单元，经过QuartusⅡ软件的归纳仿真，能够看到程序的规划只是占用了11个LE，占用FPGA的LE资源还不到1％。经过以上仿真成果能够看出，编码的成果完全正确，本文论述的规划办法是合理的。
本体系的立异点是将FPGA运用于CMI编码逻辑的开发中，使体系规划简略，装备更灵敏，易于扩展，摆脱了依据专用芯片规划的约束，体系选用FPGA作为CMI编码的中心单元，运用Verilog HDL对CMI编码逻辑进行描绘，运用SignalTapⅡ东西对体系逻辑进行剖析，具有开发周期短、成本低、效率高、晋级便利等特色，体系还研讨了4级移存器周期为15的m序列发生器的规划办法，这为CMI编码器的测验供给了信源根底。存在的问题是体系在规划时未能合理的挑选FPGA类型，导致FPGA资源运用不尽合理，因而，在依据FPGA的体系规划进程中，为了防止发生资源糟蹋，必定要在规划前经过仿真手法大致的估算出规划需求的资源数量，然后挑选相应的FPGA类型；但一起也要留意FPGA的容量挑选要留有必定的余量，由于在大规模规划中，还能够将本文规划的CMI编码电路与其他功用模块都集成在一块FPGA中，这一点在CMI编码作为体系规划的一部分时便显得尤为重要。
