FPGA规划一个很重要的规划是时序规划，而时序规划的本质便是满意每一个触发器的树立（Setup）/坚持（Hold）时刻的要求。
树立时刻（Setup TIme）：是指在触发器的时钟信号上升沿到来曾经，数据安稳不变的时刻，假如树立时刻不行，数据将不能在这个时钟上升沿被打入触发器；
坚持时刻（Hold TIme）：是指在触发器的时钟信号上升沿到来今后，数据安稳不变的时刻， 假如坚持时刻不行，数据相同不能被打入触发器。
FPGA规划分为同步电路规划和同步电路规划，但是许多异步电路规划都能够转化为同步电路规划，在规划时尽量选用同步电路进行规划。关于同步电路能够转化的逻辑有必要转化，不能转化的逻辑，应将异步的部分减到最小，而其前后级依然应该选用同步规划。
为了让同步电路可靠地运转，就要对时钟误差进行操控，以使时钟误差减小到可用的规模。影响时钟误差的主要有以下几个要素：
用于衔接时钟树的连线
钟树的拓扑结构
时钟的驱动
时钟线的负载
时钟的上升及下降时刻
在一般的FPGA规划中对时钟误差的操控主要有以下几种办法：
操控时钟信号尽量走可编程器材的的大局时钟网络。在可编程器材中一般都有专门的时钟驱动器及大局时钟网络，不同品种、类型的可编程器材，它们中的大局时钟网络数量不同，因而要根据不同的规划需求挑选含有适宜数量大局时钟网络的可编程器材。一般来说，走大局时钟网络的时钟信号到各运用端的延时小，时钟误差很小，根本能够忽略不计。
若规划中时钟信号数量许多，无法让一切的信号都走大局时钟网络，那么能够经过在规划中加束缚的办法，操控不能走大局时钟网络的时钟信号的时钟误差。
异步接口时序裕度要足够大。部分同步电路之间接口都能够看成是异步接口，比较典型的是规划中的高低频电路接口、I/O接口，那么接口电路中后一级触发器的树立-坚持时刻要满意要求，时序裕度要足够大。
在体系时钟大于30MHz时，规划难度有所加大，主张选用流水线等规划办法。选用流水线处理方式能够到达进步时序电路的速度，但运用的器材资源也成倍增加。
要确保电路规划的理论最高作业频率大于电路的实际作业频率。
