导言
一致潮流操控器（Unified Power Flow Con-troller，简称UPFC）是一种能够较大规模地操控电流使之按指定路经活动的设备，它可在确保输电线运送容量挨近热安稳极限的一起又不至于过负荷。操控体系是UPFC的中心部分，它的首要功用是监测沟通电网的传输和操控输出逆变波形，不光能使输出波形的频率跟定电网频率，并且可对输出波形的幅值和相位进行调理。
跟着微电子技能的不断开展，各种新器材和新的规划办法不断呈现，使得UPFC的操控体系规划也在不断开展。近年来，跟着IC集成度的不断进步而呈现的现场可编程逻辑阵列（FieldProgrammable Gate Array，简称FPGA）便是由可编程逻辑器材PLD（Programmable Logic Device）开展而来的新式器材，FPGA不光能够用于单个操控器材，并且能够用于整个体系。因而又诞生了一种新的体系规划办法——片上可编程体系SOPC（System on a Programmer ChIP）。这是一种根据IP核（Intellectual Property core）的新体系。它既具有软件的灵活性，又一起具有硬件的处理速度，更重要的是，它能够和微处理器软核等IP核构成整个体系，还能够根据需求对该体系进行从头规划，然后进步体系的灵活性、可靠性，以及抗干扰才能。本文运用Altera公司的Quartus开发东西规划了一个根据Avalon总线接口的UPFC操控器IP核，以便于和NiosII组成一个完好的操控体系。
1 、UPFC操控器IP的首要功用
UPFC操控器的IP首要用来输出3路相位别离相差2π／3的正弦波形数据和3路相位别离相差2π／3的三角载波波形数据。因为UPFC操控体系选用SPWM调制技能，所以要求UPFC操控器IP输出的正弦波频率应跟电网频率坚持一致，输出的正弦波幅值和相位能够根据需求进行调理；而输出的三角载波频率、幅值和相位则坚持不变。
UPFC操控器IP核首要根据Avalon总线接口，其结构如图1所示。它有7种输入信号和2组输出信号。其间输入信号别离为时钟信号clk、低有用复位信号reset_n、地址信号address、高有用写信号write、32位的数据信号writedata［31..0］、同步信号load、鼓励信号multi_freq等；输出信号首要是三路相位别离相差2π／3的正弦波（sin_a，sin_b，sin_c）和1路三角载波（tri_out）。
2、 IP核结构
UPFC操控器的IP核首要由以下6个模块构成：设置正弦波幅值和相位模块，正弦波寻址模块，正弦波数据查找模块，正弦幅值核算模块，三角波寻址模块和三角波数据查找模块。图2是运用uartus东西对其进行归纳后的RTL全体结构图。
因为正弦波和三角波都是经过查找预先存储在ROM表中的数据来完成相应的波形；仅有不同的是正弦波的频率跟电网频率坚持一致，幅值和相位能够根据需求进行调理，而三角载波的频率、幅值和相位坚持不变。鉴于完成三角波形相对简略。下面首要论述正弦波寻址模块、正弦波数据查找模块和正弦幅值核算模块的完成办法。
2.1 正弦波幅值和相位模块
UPFC操控器IP核含有相位寄存器、幅值寄存器以及3个相位偏移参数。其间相位寄存器首要用于保存设置的初始相位值，它的实践改变规模为0～719。幅值寄存器则用于保存设置幅值相对于存储波形幅值的改变量，它的改变规模为0～64。相位偏移参数是指某一路正弦波在初始相位为0时，相对规范正弦波的相位偏移量，流量通常是个常量，别离为0、2π／3、4π／3。
2.2 正弦波寻址模块
要使输出的正弦波的频率跟电网频率fe坚持一致，可经过锁相环PLL把电网频率fe倍频720倍后作为正弦波输出的鼓励信号feq。尽管Altera的Cyclone系列也带有PLL，可是它的PLL功用十分有限。因为它只能对固定频率信号进行必定的倍频，而不能对改变的频率信号在必定规模内恣意倍频。所以有必要用模仿锁相环PLL把电网频率fe倍频后作为UPFC操控器IP核的mulTI_freq输入信号。当电网频率fe的第一个上升沿到来时，load为高电平，尔后UPFC操控器IP核开端核算正弦波的地址。正弦波的地址等于电网频率fe个数的累加值与相位寄存器、相位偏移参数之和。下面为其完成的伪代码：
2.3 正弦波数据查找模块
正弦波数据查找模块由正弦信号发生器和正弦数据存储器ROM构成。构成ROM的初始化数据文件有两种格局：Memory IniTIalizaTIon File（.mif）和Hexadecimal （Intel-Formal）File （.hex），应用时可选其间恣意一种。但规划之前有必要考虑所用FPGA片上ROM的巨细，一起也要考虑输出数据的分辨率。因为UPFC操控器IP核的地址改变规模为0～719，输出的波形数据是16位，所以正弦数据ROM应由720个16位数据构成。
为了输出数据的分辨率，一起也为了能使正弦波的幅值得到调整，有必要预先存储一组适宜的正弦波形数据。选取的正弦波形函数为：
f（x）=1023×［sin（πx／360）+1］／2
正弦波的数值可在0～1023中改变。在规划正弦信号发生器时，能够运用Quartus供给的MegaWizard。Plug -In Manage东西供给的LPM_ROM来定制正弦信号数据ROM宏功用块，然后将其在上层文件中实例化。
2.4 正弦波幅值核算模块
因为定制的正弦数据存储器ROM的最大数据是1023，即只占用了10位数据宽度，还有6位数据宽度用于调理正弦波形的幅值。正弦波形的幅值最大调理量是其挑选波形的64倍。实践上，输出正弦波形的数据等于查找到的正弦信号数据与幅值寄存器的乘积。尽管Verilog言语供给了乘法功用，可是它在有的归纳器中是不能被归纳的，所以有必要自己规划一个乘法器。该乘法器相同能够运用MegaWizard Plug-In Manage东西供给的LPM_MULT来定制一个16×16的乘法器。
3 、体系验证
运用Quartus5.1对UPFC操控器IP核的Verilog程序进行归纳时，可选用Altera公司的CycloneIIEP2C35评价板。该板有33216个逻辑单元，105个M4k存储模块，35个18×18乘法单元，4个PLL和475个I／O脚。UPFC操控器IP核在Quartus 中编译经过，即可运用波形编辑器对其进行功用仿真。图3是其功用仿真波形。实践上，Quartus供给有嵌入式逻辑剖析仪SignalTap II，能够对输出信号进行实时测验。在实践监测中，经过SignalTap II可将测得的样本信号暂存于方针器材的嵌入式RAM中，然后经过器材的JTAG端口和USB Blaster下载线将采得的信息传出，并送入主机进行剖析。图4为UPFC操控器IP核输出的实践波形图。
4 、结束语
本UPFC操控器IP能使输出正弦波频率跟电网频率坚持一致，且输出正弦波的幅值和相位可根据需求进行调理；输出的三角载波的频率、幅值和相位坚持不变。一起，将UPFC操控器IP核和Nios II相结合还可进步体系的抗干扰才能。
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