1 概 述
转速数据是水轮发电机组运转状况的重要标志之一。精确地丈量机组的转速并依据转速的改变及时地进行各种必要的操控操作，以确保水轮发电机组正常、安全运转，是该监控设备应完结的功用。
现在，国内水电站运用的大多是永磁发电机加电压继电器式、机械式等老式转速信号器，存在结构杂乱、丈量精度低、作业可靠性差等缺陷。本文所述的水轮发电机组转速监控体系是选用CPLD（ComplexProgrammable Logic Device）及少数的接口器材构成的，体系的功用结构描绘选用VHDL（Very HighSpeed Integrated Circuit Hardware DescriptionLanguage）。因为选用的CPLD芯片能够高密度、高速度、高功用地完成杂乱数字体系的规划，使硬件规划大大简化。具有规划硬件结构简略、丈量精度高、抗干扰能力强等特色。
2 规划原理
硬件结构如图1所示。CPLD芯片是整个体系规划的中心器材。
2.1 转速传感器
本规划中的转速传感器选用光电式脉冲编码器，与待测发电机主轴同轴相连。传感器上均匀分布有60个感光孔，使转速为n的水轮发电机，每分钟有60n个脉冲输出，即每秒有n个脉冲，故能够经过对传感器的输出脉冲频率fp的丈量得到水轮发电机的转速值n（脉冲频率fp与转速n在数值上持平）。
2.2 输入电路
输入电路由施密特触发器和光电耦合器件构成，对光电传感器的输出脉冲信号进行整形扩大，并完成光电传感器与CPLD的输入阻隔，进步体系的作业可靠性。
2.3 CPLD芯片
因为一切的Altera系列器材都运用CMOS处理工艺，与双极型工艺比较，具有功耗更低、可靠性更FLEX10K系列CPLD芯片。
FLEX（Flexible Logic ElementMatrix，可更改逻辑单元阵列）10K系列器材是嵌入式PLD产品，每个FLEX10K器材包括一个嵌入式阵列和一个逻辑阵列。嵌入式阵列由一些嵌入式阵列块（EAB）组成，用于完成各种杂乱的逻辑功用。逻辑阵列由逻辑阵列块组成，用于完成通用逻辑。FLEX10K器材选用可重构的CNOSSRAM单元，其结构集成了完成通用多功用门阵列所需的悉数特征，器材容量可达1万～25万门。具有功耗低（大都器材在静态形式下电流小于0.5 mA）、互连方法灵敏、支撑多电压I/O接口等特色，能够高密度、高速度、高功用地将整个体系集成于单个器材中。表1供给了FLEX10K系列典型器材的特性。
考虑本体系的功用、经济性等要素，选用EPF10K10器材完全能满意规划要求。
2.4 转速显现部分
因为水轮发电机组的转速一般在3 000 rpm左右，所以用4个共阴极七段LED数码管构成水轮发电机组的4 b转速数字显现电路。
2.5 操控继电器组
因为水轮发电机组的转速过低或过高都会影响发电体系正常、安全地作业，因而需相应的驱动报警电路和操控电路来保证其作业速度在答应的范围内。
转速的上、下限值设定可依据实践机组的需求从CPLD的I/O功用引脚预置输入，运用VHDL言语描绘，将CPLD测得的转速值与预置值比较，超限即送出信号到操控继电器组，使相应的继电器动作，驱动相应的报警电路和操控电路作业。
3 CPLD的装备
本规划中选用的CPLD芯片内部选用SRAM存储装备数据。因为SRAM的数据是易失的，每次体系上电时，有必要用装备芯片对其进行装备，只要在装备正确的情况下，体系才干正常作业。因而常选用CPLD器材以外的EPROM，E2PROM或FLASHROM等非易失存储器作为装备芯片，保存装备数据。常用的装备芯片分为一次编程型和可擦除型2种。现在，在可编程逻辑器材的开发阶段多选用可擦写的装备芯片，例如EPC2LC20，终究产品选用不行擦写的装备芯片，例如EPC1441PC8。但可擦除型芯片价格昂贵且擦写次数有限（100次左右），因而必然添加产品的开发本钱。
本次规划中选用单片机与外部串行E2PROM进行被迫串行（PS）方法装备，组成装备板来代替一次编程型和可擦除型装备芯片。把装备板插在PS方法下载线的10针插头上，将把装备管脚与单片机的I/O端口相连，对单片机编程仿真PS方法装备时序，将装备数据存入外部E2PROM。因为不同的体系选用的电压不同，所以要求所选取的单片机和串行E2PROM有必要支撑多电压作业。本规划选用MSP430系列的F1121型单片机，他是一种FLASH型超低功耗16 b单片机，20个管脚，表贴封装（SMT），体积十分小，内部资源丰富，具有数控晶振，看门狗定时器，3个捕捉/比较寄存器的16 b定时器，2个具有中止功用的8 b并行端口，4 kBROM，256 BRAM。不必附加任何外围电路即可作业，有效地节省了装备电路板的面积。F1121单片机支撑多电压作业，能够使装备板习惯不同的作业电压。F1121的FLASH型主存储器，经过JTAG操控器能够完成程序代码的下载，完成运转操控和在体系编程。
4 体系功用的VHDL描绘
本体系的顶层规划由3个子模块组成，顶层规划图如图2所示。
下面给出测速模块和7段译码模块的VHDL描绘，至于上下限比较模块，可依据预置值及详细的操控需求，编制相应的VHDL程序，使模块输出要求的操控信号。［page］
4.1 测速模块
模块阐明：fp为光电传感器的输出脉冲，reset是8复位端子，speed0，speed1，speed2，speed3分别为脉冲计数的个位、十位、百位、千位的BCD码输出，c1，c2，c3分别为个位向十位、十位向百位、百位向千位的进位。
4.2 7段译码模块
模块阐明：speed0，speed1，speed2，speed3分别为脉冲计数的个位、十位、百位、千位的BCD码输出，作为7段译码模块的输入，segcode0，segcode1，segcode2，segcode3分别为个位、十位、百位、千位的7段字段码输出。
7段译码模块的VHDL言语描绘如下：
5 结 语
本规划的VHDL程序在Altera公司的MAX+PLUSⅡ（MulTIple Array Matrix and ProgrammableLogic User System）CPLD规划开发工具上进行编译仿真，较好地完结了规划要求的功用。
在本体系的规划中，因为CPLD及EDA开发工具的运用，大大简化了硬件电路，降低了产品本钱，缩短了规划周期，进步了体系的可靠性和灵敏性。
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