今日，体系级芯片（SoC）规划师在产品开发中面对的最重要的问题之一便是怎么挑选一个知识产权（IP）内核。它可以影响产品的功用和质量，以及上市时刻和盈余才干。可是SoC规划师在挑选一个内核的时分面对着许多应战。他们需求细心考虑以决议哪种内核对特定的SoC最合适。他们有必要决议内核的类型（软内核或是硬内核）、可交给效果的质量、可靠性和IP供给商的许诺等等。本文迁就以上每个环节进行评论，并为怎么最好地评价多个竞赛的IP内核的特性供给一个辅导。
导言
芯片生产技能的继续前进现已使得今日规划工程师具有了许多的芯片资源。但不幸的是，规划团队规划电路的才干没有跟上开展的脚步。这种不平衡催生了IP内核工业。IP内核可使规划团队经过整合预制的模块快速创立许多的体系级芯片（SoCs）规划，而这些模块不需求任何规划或验证作业。可是，这一新的规划办法也伴跟着一些严峻的应战。依据内核的不同，它们可以被最小化或许被恶化。
首要，IP内核可以以两种办法供给给客户：软内核和硬内核。两种内核的供给办法都可以使客户取得在功用方面经过验证的规划。软内核，也被称为可组成内核，需求由客户集成在其SoC上完结。另一方面，硬内核可以彻底完结和直接投入生产。（从技能上说，一种规划只要生产后才干完结。可是在此状况下，完结的意思是指组织布局并可直接投入生产）。SoC团队只需将硬内核像一个单片集成电路片那样置入芯片即可。软内核和硬内核具有不同的问题和优点，下面将逐个具体介绍。
IP内核启动了SoC规划作业中一个要害部分。运用验证的规划，规划团队可以以更少的时刻、运用更少的规划及电子规划自动化（EDA）资源完结其芯片规划。可是，将内核整合到一个芯片上需求许多进程。这个进程是否可以很简单地完结，首要取决于供给的交给效果。这篇文章具体介绍了一些可以十分简单地将内核集成到SoC规划进程的一切进程的隶属交给效果。
最终，还需求考虑IP供货商。IP工业刚刚起步，存在许多低质量乃至一些有缺点的产品，并且它们还没有被约束开发。客户不只有必要对IP内核进行评价，并且还要评价IP供给商。
软内核与硬内核的比照
咱们来剖析一下两者的优势与缺乏：
功用
由于软内核不必履行，因而它在功用和完结方面比硬内核愈加灵敏。另一方面，硬内核开发者可以花更多的时刻来优化它们的完结，由于它们可以在许多规划中运用。因而，这使人们觉得硬内核可以供给更高的功用。
事实上，为那些最先进工艺规划的高端、全定制硬内核的确可以供给比软内核更好的功用体现。经过运用锁存、动态逻辑、三态信号、定制存储器等，全定制规划组可以取得比彻底静态组成的规划更好的效果。关于需求到达现有工艺和规划技能极限功用的SoC来说，全定制硬内核可以更好地的满意这些要求。
可是，假如功用方针只是在一个软内核范围内，那么硬内核潜在功用优势就无关紧要了。SoC规划团队可以运用软内核满意功用要求，并运用其内涵灵敏性的优势。（跟着工艺技能的前进，软内核的最高频率约束也在进步，使它们成为了更多SoC规划师的挑选。）在较低时钟频率下，硬内核或许可以供给芯片尺度方面的优势。可是状况往往并不是这样。硬内核常常简略地运用ASIC的办法进行固化，使之不能供给速度上的优势。在其他状况下，全定制内核不能依据每一代工艺进行从头优化，所以减小了频率和尺度上的优势。
技能独立和简化
软内核的优势之一是选用独立的技能。这便是说，高水平的Verilog或VHDL不需求运用一种特定的工艺技能或规范的单元程序库。这意味着同一个IP内核可以运用到多种规划，或现有规划的下一代产品中。（一些软内核供给商运用使客户依靠其内核技能的规划办法，可是这种办法的优点并不显着。）
另一方面，硬内核是十分特别的技能。事实上，假如代工厂改动其工艺参数或库函数，跟着工艺的改动硬内核或许无法正常作业。这就产生了一个危险，由于在工艺参数改动时，IP供给商需求从头对硬内核进行验证。
硬内核可以选用新的工艺技能，可是从头优化全定制内核的作业既费事又贵重。而关于一些先进的微处理器内核，这或许要花两年或更长的时刻。因而，硬内核常常依据新的工艺进行光学调整。尽管这一办法既简略又快速，可是它减少了由规划团队为现有工艺定制优化的许多优势。
不只如此，光学调整一起带来了另一个危险，由于它只能确保新的规划满意规划规矩，而不能确保精确的时序或功用。由于光学调整是一条规划捷径，全面从头验证经过光学调整的IP内核是十分困难的。
速度/尺度/功率优化
硬内核的IP供给商履行硬内核时先要进行一次优化。由于内核只被优化一次，IP供给商可以承当首要的资源本钱。因而关于一种技能来说，硬内核常常比可比较的软内核运转的速度更快。可是即便在这种技能中，硬内核仅仅是针对一组方针而优化的。假如方针是在合理的功用上使芯片尺度更小，那么，关于这种运用来说，为高度可调功用而优化的硬内核就或许太大了。
另一方面，软内核可以被运用优化。为合适特定的嵌入式SoC规划，时序、尺度和功率方针或许需求进行调整。例如：假如SoC运用200MHz时钟，那么规划运转在250MHz的软IP内核或许需求改为精确地运转在200MHz上。这可在得到更小尺度和更低功率的一起满意规划要求。
这种运用优化一起适用于低层IO时序。软内核的IO约束可以进行调整，以精确合作内核的运用环境。假如硬内核有推迟输出信号，SoC规划师简直无法改进时序。
假如SoC的速度、尺度和功率方针与硬内核的方针相符，那么硬内核将极具竞赛力。但关于大多数规划师来说，软内核在特定的SoC优化方面更具优势。
用户定制才干
软内核相对硬内核还具有别的一个优势：编译时刻用户定制化。这些是履行之前的规划挑选。
高速缓冲存储器的内存巨细便是一种常见的编译时刻用户定制化。软内核处理器可以精确地依据特别嵌入式运用所需的高速缓冲存储器的巨细进行装备。而硬内核在这方面就不能定制化。
另一种在许多软内核中运用的定制化是指令专用，或挑选性支撑某种特别指令。例如，一些体系或许需求对扩展协处理器的支撑。可是，在一些不运用这些特性的体系中，软内核中剩余的硬件可以去掉，以节约空间和功率。
软内核也可以包括履行装备参数。它们是一种特别的编译时刻用户定制化，可协助软内核更好地合作SoC团队运用的规划办法。例如，微处理器内核常常经过运用门控时钟电路完结。可是，这种时钟不能与某些时钟路由东西很好合作。假如处理器内核可供给一种将一切门控时钟变为持平的重复多工器的编译时刻设置，将使SoC团队的完结更为简单。
整合的便当
除非内部规划组现已完结了硬内核，软内核可以更简单集成到SoC规划团队运用的流程中。其原因是SoC规划团队将在他们认可的IP内核周围增加RTL模块。这些内核看上去就像其他SoC模块，并可像它们相同地完结。
另一方面，硬内核看上去更像一个黑匣子随机存储器，特别是在它经过全定制技能完结时。这意味着硬内核供给商将需求为该内核供给更多的黑匣子模型，使SoC规划师可以在其周围规划其模块。这自身就比运用软内核更困难。例如，全定制硬内核或许没有门级排线表。这是由于该规划现已在晶体管层完结，而没有运用逻辑门。可是规划团队或许需求经过逆向注解时序运转门级功用仿真。由于短少门级排线表，这将十分难以完结。
隶属资料
一个有竞赛力的软IP内核不只是一个Verilog或VHDL源文件的调集。出于相同原因，一个好的硬内核也不只是一个规划图数据库。今日的IP内核包括一套交给效果，它们答应SoC规划团队将IP内核整合到他们的规划中。这些隶属交给效果的意图是尽或许简单地将IP内核整合到规划流程的各个环节。
图1显现了选用不同IP内核的SoC开发活动。这部分评论了一些对软内核和硬内核都必需的交给效果。
文件
明晰和简练的文件是大多数技能产品的先决条件。可是，需求参阅IP内核文件的人的差异十分大，这关于IP内核技能文件具有十分大的应战性。
在图1中，每一个开发活动都有不同的文件需求。例如，软件开发者需求了解硬件的可编程特性，但他们或许不关心它是怎样完结的。因而，一组好的文件可使软件开发者更简单发现他们所需的信息，而不致被许多无用的信息困扰。
最终，假如SoC团队需求为能重复运用IP内核文件的SoC创立文件，IP供给商应该供给可修改的源文件和SoC文件的引证权。
责任修改：gt
