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产品概况
AD9542的10个时钟输出与最多四个输入基准电压源之一同步。数字锁相环(DPLL)可削减与外部基准电压源相关的时序颤动。凭借数字操控环路和坚持电路，即便一切参阅输入都失效，也能继续发生低颤动输出信号。
AD9542选用48引脚LFCSP (7 mm × 7 mm)封装，额外温度规模为−40°C至+85°C。
请注意，在整篇数据手册中，多功用引脚（如SDO/M5）由整个引脚称号或引脚的单个功用表明；例如M5即表明仅与此功用相关。
使用
- SyncE 颤动铲除和同步
- 光传输网络(OTN)、SDH、宏和小型蜂窝基站
- 具有颤动净化功用的OTN映射/解映射
- 小型基站时钟，包含基带和无线电
- Stratum 2、Stratum 3e 和 Stratum 3 坚持、颤动铲除及相位瞬态操控
- JESD204B 支撑模数转化器(ADC)和数模转化器(DAC)时钟
- 有线基础设施
- 载波以太网
优势和特色
- 双路DPLL可同步2 kHz至750 MHz物理层时钟，供给高噪声参阅源的频率转化以及颤动净化功用
- 契合 ITU-T G.8262 和 Telcordia GR-253 规范
- 支撑 Telcordia GR-1244、ITU-T G.812、G.813、G.823、G.824 和 G.825
- 接连频率监控和参阅验证，频率误差低至50 ppb
- 两个DPLL具有24位小数分频器和24位可编程模数
- 可编程数字环路滤波器带宽：10−4 Hz至1850 Hz
- 主动和手动坚持和参阅切换，供给零推迟、无中止或相位増建操作
- 根据优先级的可编程参阅切换，支撑手动、主动康复和主动非康复形式
- 5对时钟输出引脚，每对引脚均可用作差分LVDS/HCSL/CML或2路单端输出（1 Hz至500 MHz）
- 2 个差分或 4 个单端输入基准电压源
- 交叉点多路复用器将基准输入与 PLL 互连
- 支撑嵌入式（调制）输入/输出时钟信号
- 快速DPLL确定形式
- 供给内部功用，结合晶振或晶体振荡器的低相位噪声以及TCXO或OCXO的频率稳定性和精度
- 为自主初始化供给外部EEPROM支撑
- 1.8 V单电源供电，具有内部调理特性
- 内置温度监控/报警和温度补偿，可增强零推迟功能
AD9542电路图
AD9542中文PDF下载地址
AD9542下载链接地址：https://www.analog.com/media/en/technical-documentation/data-sheets/AD9542.pdf
