八十年代中期，高密度可编程逻辑器材（Programmable Logic Device，简称PLD）的呈现拓荒了一种数字逻辑电路完结的新方法。高密度的PLD能够分红两大类：杂乱可编程逻辑器材（Complex Programmable Logic Device，简称CPLD）和现场可编程门阵列（Field Programmable GateArray，简称FPGA），首要根据三种编程技能：有限编程次数（一般数百次到上万次）的EEPROM（电可擦除只读存储器）、无限编程次数的SRAM（静态随机存储器）和仅可编程一次的Antifuse（反熔丝）。当时，干流的CPLD都是选用根据EEPROM的乘积项（Product Term，简称P-Term）结构，而干流的FPGA则选用根据SRAM的查找表（Look-up Table，简称LUT）结构和根据Antifuse的多路开关单元结构。其间，根据SRAM的FPGA因为能够在体系中重构乃至动态重构，所以使用灵敏性最大。
近十年来鼓起的可重构技能起源于FPGA可编程结构的思维。该技能在使用中能够取得很好的速度和灵敏性之间的折衷，填补了传统的软、硬件使用完结计划之间的空白。可重构技能是指使用具有硬件可重构结构的电路构建体系来满意较宽规模使用的完结技能。选用FPGA作为重构体系的中心既能够大大缩短体系开发时刻，又能够取得很高的灵敏性以节省资源。FPGA中含有许多的触发器（多达上千个）和结构灵敏的LUT，合适完结细颗粒度的且根据流水线的通用核算。关于可重构多总线操控和网络中数据包相关的不同协议处理等使用，需求不时改换的译码和操控。重构体系在完结上述使用时，需求能够动态重构的杂乱状况机和译码电路。因为这些电路中组合逻辑杂乱且输入数目大而触发器很少，因而，用FPGA完结会构成单元中触发器许多糟蹋，并且使用多个LUT的级连完结大输入的组合逻辑，会使功用大大下降，难以满意速度上的要求。
CPLD的结构十分适于完结上述逻辑功用。可是，CPLD的EEPROM编程速度低且编程次数有限又不合适要求快速频频重构的动态重构体系的使用。
明显，规划根据SRAM编程技能的CPLD能够很好处理上述使用问题。CPLD的规划和完结的要害问题是中心可编程电路结构的完结。因而，本文首要讨论针对CPLD的中心可编程结构，怎么规划具有类似功用且根据SRAM编程技能的电路结构，然后更好满意动态重构体系中完结杂乱状况机和译码电路的使用。
CPLD的中心可编程结构介绍
CPLD由若干宏单元和可编程互连线构成。每个宏单元包括5个乘积项、1个异或门、1个5输入或门和1个触发器。乘积项是宏单元的中心可编程结构，能够灵敏完结大输入数目宽与门功用。如图1a所示，P-Term是一个由EEPROM晶体管构成的阵列。该阵列中每个EEPROM晶体管相当于一个可编程开关，编程之后，处于“开”状况的EEP2ROM晶体管同一般晶体管相同，受栅极输入操控充任宽与门的下拉开关，而处于“关”状况的EEP2ROM晶体管是断路，栅极的输入对宽与门无奉献。这样，P-Term所完结的逻辑功用可由式（1）给出：
（a） 根据EEPROM的可编程宽与门结构
（b） MAX7000中的PIA可编程结构
图1 电路结构图
式（1）中，C1～Cn对应图1（a）中的n个EEPROM晶体管编程后所在的状况。当第i（i=1～n）个方位的EEPROM晶体管开时，Ci为0，反之，Ci为1。当时，干流的CPLD悉数选用这种结构，比方Altera公司的MAX7000系列和MAX9000系列、Xilinx公司的XC9500系列以及Lattice公司的ispLSI系列等。
可编程互连线是CPLD中另一个中心可编程结构。该结构是包括许多可编程开关的互连网络，供给芯片的I/O引脚和宏单元的输入输出之间的灵敏互连。具有固定的延时是CPLD中可编程互连线的最显著特点。不同于FPGA的分段式可编程互连方法，CPLD结构选用大局式的可编程互连网络来会集分配互连线资源，这样能够使连线途径的起点到结尾延时固定。而FPGA中连线途径的起点到结尾之间通过的分段连线数目不固定，因而延时也是不固定的。比较之下，CPLD在完结较杂乱的组合逻辑时能够消除信号之间的倾斜，更简单消除竞赛冒险现象。现在，干流的CPLD悉数选用接连式互连线结构，比方MAX7000中的PIA结构和XC9500中的FastCONNECT结构。图1（b）给出了MAX7000中PIA的逻辑结构。该结构中，每个编程节点的EEPROM晶体管操控2输入与门的1个输入端来决议另一输入端信号的取舍。
综上所述，CPLD的中心可编程结构是P-Term和具有固定延时的可编程互连线结构。
根据SRAM编程技能的PLD电路结构规划
针对CPLD的中心可编程结构——P-Term和具有固定延时的可编程互连线，规划了根据SRAM编程技能的新电路结构，下面做具体介绍。
SRAM编程单元的电路结构规划
根据SRAM的编程技能是将PLD的每一位装备数据相应存储在SRAM单元中。如图2a所示，
（a） SRAM编程单元结构
（b） SRAM单元的Hspice仿真成果
图2 电路结构与仿真成果图
本规划选用5管单元的SRAM结构。该结构由2个CMOS反向器组成环路构成双稳态。不同于一般的SRAM，PLD的SRAM编程单元不需求读出功用，仅需写入的字线和位线。图2（a）中的输出信号Q和Qn直接操控晶体管开或关来完结可编程的功用。这种结构规划的要害之处在于挑选恰当的晶体管尺度以确保当字线选通位线时，data信号的正常逻辑值能够改动单元的状况。因而，本规划确认字线操控的晶体管和反向器A具有较强的驱动才能，而反向器B的驱动才能较弱，恰当调理晶体管的宽长比，以确保编程数据的快速写入。图2（b）给出了本规划中SRAM单元的Hspice仿真成果（根据2.5V、0.25μmCMOS工艺库的模型参数，后边的仿真成果都是根据这个工艺库），图中a和b两条曲线别离代表信号Q和Qn。图2（b）中的（1）和（2）图别离表明Q和Qn在写入高电平（单元中存储的是低电平）和低电平（单元中存储的是高电平）时的改变状况。从图中能够看出，写入的最大延时约为650ps，发生在写入高电平时。这样，该结构完全能够满意高速重构的装备速度要求。
根据SRAM编程技能的P-Term电路结构规划
根据SRAM的P-Term结构的规划中心是可编程宽与门的结构规划，即规划能够完结式（1）功用的结构。理论上，完结式（1）功用的结构有许多，比方选用静态CMOS逻辑门或传输门构成的逻辑，可是P-Term的输入数目巨大，可达88个输入，这样，选用上述结构在电路面积和功用上底子无法承受。而选用类NMOS电路结构在面积和功用上能够取得很好的效果，可是这种电路在输出低电平时存在电源到地的直流通路，存在静态功耗，并且输出低电平不是0，而决议于上拉和下拉倒通电阻的分压比。可见，这种电路的规划要点在于上拉结构的规划。本文规划的根据SRAM的可编程宽与门电路结构就是以类NMOS结构为根底的，选用可编程上拉结构操控功耗和功用的折衷。
本文规划的电路结构如图3（a）所示，输入个数n=88。选用NMOS晶体管构成下拉网络，对应每一个输入的下拉结构是输入操控的NMOS管串联SRAM操控的NMOS管。SRAM中的编程数据操控对应晶体管的开关来决议相应的与门输入的取舍。输出选用2个反向器构成缓冲，处理类NMOS电路输出低电平不是0的问题。可编程的上拉结构由a、b、c三个PMOS管并联构成，其间PMOS管c常通，a和b受SRAM编程操控开或关。这样，该结构在SRAMa和SRAMb的编程操控下，具有三种不同的速度和功耗形式：高速高功耗（PMOS管a和b都通）、中速而功耗中等（a通而b不通）和低速低功耗（a、b都不通）。因为三个PMOS管的导通电阻要比下拉NMOS管的大许多，本结构的要害途径是图中虚线表明的高电平充电途径。
在上述三种作业形式下，要害途径的Hspice仿真成果如图3（b）所示，其间（1）、（2）和（3）图别离表明三种形式下，输入信号由高电平到低电平的改变导致输出Pout由低电平到高电平的改变状况，曲线a为输入信号，b为输出信号Pout。在高速形式下，要害途径延时约为1 .2ns，但电源到地的静态电流也达到了56μA；在中速形式下，要害途径延时约为2.2ns，静态电流为29μA；在低功耗形式下，要害途径延时约为4ns，静态电流仅为14μA。
（a） 根据SRAM的可编程宽与门电路结构
（b） 宽与门要害途径的Hspice仿真成果
图3 电路结构与仿真成果图
根据SRAM编程技能的可编程互连线电路结构规划
CPLD中可编程互连线的效果是会集分配输入信号以固定延时输出到宏单元的输入端（P- Term的输入端）。本文所规划的可编程互连线是由结构完全相同的可编程连线单元组成的二维阵列。可编程连线单元之间不存在互连联系，每个单元的输入信号直接来自于输入总线，输出信号直接到宏单元，这样能够确保延时固定。因而，这种结构的规划实质上是可编程连线单元的结构规划。
本文规划的根据SRAM的可编程连线单元结构如图4（a）所示。该结构的效果是在8条输入线中挑选1条或许都不选而仅挑选低电平输出，然后将挑选的输出变成正反两个信号输出到宏单元中P-Term的输入端。中心结构是SRAM操控的多路挑选器，其间的SRAM编程操控位SRAM1～SRAM3
（a） 根据SRAM的可编程互连单元电路结构
（b） 可编程互连单元要害途径的Hspice仿真成果
图4 电路结构与仿真成果图
操控多路挑选器完结8选1的连线状况，而SRAM4操控开关管完结输出低电平。本规划仅用单NMOS管构成多路挑选器，相关于选用传输门的状况，每个开关削减了1个晶体管。可是，NMOS传送高电平存在阈值损耗，因而，在挑选恰当晶体管尺度的一起，在第3、4级开关处别离加了反向器A和B，确保输出高电平的幅值和满足的驱动才能。可编程互连线延时对PLD的速度起决议性效果。图4 （a）中的虚线是本结构的要害途径，图4（b）给出了要害途径的Hspice仿真成果，（1）和（2）图别离为输入信号上升和下降引起输出的改变状况，a、b和c三条曲线别离表明输入总线信号、输出的正反信号OUT和OUTn。仿真成果表明，本结构的最大延时仅为300ps。
特别指出，本结构仅用了4bitSRAM编程就完结了MAX7000的PIA单元中1组开关的功用，而图1（b）中的结构需求8bitEEPROM。这样，本结构同根据EEPROM的结构比较，削减了4bit编程数据，然后使根据本结构的可编程互连线的编程数据削减了50%。编程数据的削减，能够缩短器材装备的时刻，进步在重构体系使用中动态重构的功率。
定论
本文针对传统CPLD的中心可编程结构——P-Term和可编程互连线，选用2.5V、0.25μmCMOS工艺规划了新的、根据SRAM的可重构电路结构。本规划中的P-Term结构具有可编程的3种作业形式，能够根据需求取得较好的速度和功耗折衷。根据SRAM的、延时固定的可编程互连线仅有300ps的延不时刻，能够取得很高的速度，并且同根据EEPROM的互连线比较编程数据削减了50%，可取得更短的装备时刻，更合适动态重构使用。选用上述新结构构成的PLD比FPGA更合适在可重构体系中完结杂乱状况机和译码电路。
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