导言
传统的6U三通道通用信号处理渠道由通用信号处理模块和鼓励接纳模块组成。通用信号处理模块一般选用3个独立的通道，每通道为DSP+FPGA的结构。鼓励接纳模块一般按频段划分为多个品种。跟着航电体系归纳化和软件无线电理论的开展，对高速采样、信号处理、软件重构才能和小型化的要求越来越高。需求规划出一种集成度更高、重构办法更灵敏、采样速率可动态装备的新式通用信号处理渠道。
本文计划在传统的6U三通道通用信号处理模块根底上，经过选用FPGA分区加载技能，将FPGA数量由三片削减到一片，削减PCB布板面积并降低了体系功耗，从而使鼓励接纳模块的采样功用集成到通用信号处理模块上。
1、 硬件架构
新式多通道通用信号处理渠道首要包含高速AD芯片、Xilinx最新UltraScale系列FPGA和TI的多核DSP，原理框图如图1所示。其间FPGA和高速ADC之间数据传输选用JESD204B接口总线。
新式多通道通用信号处理渠道与传统通用信号处理渠道的不同如图2所示。选用大容量FPGA和分区加载技能，将传统完结中三个FPGA中的功用放在一个大容量FPGA的3个静态区中。经过部分重构多种功用的办法简化了波形重构规划，满意多通道波形独立并发运转的需求，而且便于后期功用扩展。
1.1 数据处理单元
数据处理单元首要包含一个Xilinx公司的Kintex ultrascale系列FPGA处理单元和3个DSP处理单元。ADC收集数据经过JESD204B接口传输到FPGA进行数据预处理，完结实时数字信号处理。FPGA预处理后的数据经过EMIF总线传输给DSP完结信号辨认、解调和解码等功用。
1.2 ADC收集单元
ADC收集单元选用采样率为1 GS/s、JESD204B接口的ADC转换器。选用颤动小的时钟源，差分信号采样时钟，选用专用的低相位噪声时钟分配器，时钟颤动可小于1 ps。外部输入的模拟信号由ADC转换为数字信号，然后经过JESD204B接口传输给FPGA。
1.3 办理单元
办理单元选用CPLD完结程序加载、在线更新、电源操控以及温度、电压收集等板卡健康状况的办理。
2、 运转流程
2.1 初始化流程
新式多通道通用信号处理渠道初始化流程见图3，首要完结模块加电、芯片初始化、版别挑选操控和加电自检等功用，为渠道正常运转做准备。
2.2 FPGA动态加载、在线更新功用
FPGA动态加载、在线更新电路如图4所示，不同功用软件版别存放在FPGA的Flash中，其间包含一个用于在线更新的根底版别。上电时依照体系规划加载默许版别。
DSP接纳到主机FPGA动态加载指令后，经过CPLD切换FPGA的Flash高位地址挑选相应版别加载到FPGA中，并经过DONE信号检测加载完结状况。
DSP接纳到主机FPGA在线更新指令后，经过CPLD操控FPGA加载根底版别，并接纳更新的程序文件写入FPGA的Flash相应地址。写入结束后若校验成功，则完结在线更新流程，不然上报在线更新反常状况。
2.3 DSP动态加载、在线更新功用
DSP动态加载、在线更新电路如图5所示，不同功用软件版别依照规划存放在DSP的Flash中，其间也包含一个根底版别。上电时依照体系规划加载默许版别。
DSP接纳到主机DSP动态加载指令后，经过CPLD切换DSP的Flash高位地址挑选相应版别加载到DSP的RAM中，然后复位DSP运转程序。
DSP接纳到主机DSP在线更新指令后，经过CPLD操控加载DSP根底版别，DSP根底版别接纳更新的程序文件写入DSP的Flash相应地址。写入结束后若校验成功，则完结DSP在线更新流程，不然上报在线更新反常状况。
2.4 采样速率动态装备功用
采样速率动态装备电路如图6所示。上电AD装备默许速率，DSP接纳到AD速率指令后，告诉CPLD中的microBlaze装备时钟分配电路发生规则的采样时钟，并对AD进行相应的设置。
DSP接纳到主机DSP动态加载指令后，经过CPLD切换DSP的Flash高位地址挑选相应版别加载到DSP的RAM中，然后复位DSP运转程序。
3、 定论
新式多通道通用信号处理渠道由传统的通道资源独立架构演变为通道资源共享架构，而且集成了数据收集和信号处理功用，完结了小型化规划。该计划满意对体积、功耗和分量要求苛刻的使用渠道需求，已成功使用于多个工程项目，可广泛使用于航空、航天、通讯、雷达等范畴。
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