根据ASIC的功耗评价与优化规划

Power estimation and optimization based on ASIC design

尹远，黄嵩人
（湘潭大学物理与光电工程学院，湖南 湘潭 411105）

       摘要：跟着芯片规划的杂乱度和规划越来越大，现如今ASIC芯片的功耗要求也越来越高。低功耗规划作为一个重要方针，需求规划者分外注重^[1] 。在本文中，首要评论了功耗的组成及来历，论述了在规划初期的功耗评价，以及功耗优化的思路^[1] 。接着描绘了功耗优化的详细操作技巧，其间详细描绘了时钟门控的原理、完成流程等，最终对功耗优化的作用进行剖析和比较。
      要害词：低功耗规划；功耗评价；功耗优化；时钟门控

　　0 导言

       跟着便携式导向的消费类电子产品的需求不断增大，便携式电子设备的低功耗需求、依据可靠性与功能影响的考虑、芯片规划及制作的本钱影响等，都表现了低功耗规划的需求和必要性。因而对功耗要求也越来越高，低功耗规划已逐步成为衡量电子产品是否成功的重要方针，使得芯片规划者也越来越注重对功耗的优化规划。近来工艺技能的快速进步，面积、速率、温度等功能要求不断进步，这些改动对芯片的功耗优化规划有着很重要的影响。特别关于寻求低功耗、微型化、高可靠性等方针的ASIC芯片来说，更是面临着不小的应战。
　　本文将介绍芯片功耗的来历和构成，及其基本概念。然后介绍芯片的功耗的评价核算办法和途径，提出在ASIC芯片规划中进行功耗优化的思路，一起结合EDA东西辅佐完成，介绍对芯片规划初期阶段的中心功耗进行优化的详细操作流程，最终进行功耗优化后的剖析。
　　1 功耗的构成

　　功耗的构成依照类型分类，首要由动态功耗和静态功耗两部分构成，一般动态功耗占芯片全体功耗的绝大部分 [2] 。
　　（1）动态功耗，是电路在作业时所耗费的能量。
　　关于CMOS电路，动态功耗又分为开关功耗和短路功耗，即P_Dynamic =P_switch +P_internal^[3] 。开关功耗也称为翻转
功耗（Switching Power），由电路翻转时对负载电容充放电引起，即

　　短路功耗也叫内部功耗（Internal Power），在输入翻转时PMOS和NMOS一起导通的瞬间电流构成，即P_internal =V_DD ·T_r·Q_x^[4]。

　　（2）静态功耗，是在电路没有翻转只供电的景象下，晶体管中漏电流形成的功耗，所以也叫漏电功耗（Leakage Power），公式为P_leakage=V_DD·I_leakage。静态功耗的来历有几种办法，很大份额是由源极和漏极之间的亚阈值漏电流形成，别的还有栅极漏电流、栅极和衬底之间的地道漏电流等引起的漏电功耗。
　　上述公式中，V_DD为电路供电电压，C为门电路的等效电容负载，T_r为信号的翻转率，为一次翻转进程中电源到地的电荷量，I_leakage为走漏电流。

　　2 功耗的评价
　　功耗评价是低功耗规划中的重要内容，在芯片规划的各个阶段，都有相应的办法去评价功耗，提早协助规划者更科学有用的做好功耗优化。
　　2.1 功耗评价办法
　　在规划前期阶段，对功耗的预算首要能够经过手动核算和东西主动评价。
　　（1）手动核算：经过对功耗来历的剖析，依据功耗总公式P=P_switch+P_internal+P_leakage，再结合工艺库中有关功耗的信息，进行理论估量。依据上文中说到的公式，能够由重要的参数进行功耗的详细预算，再依据不同的条件在工艺库中查找对应的信息。工艺库中包含了标准单元的功耗信息，在运用软件或手动对RTL级代码和门级网表做功耗剖析时，都需求用到。
　　（2）东西主动评价：在RTL级代码完成后，能够经过Spyglass等软件进行低功耗的代码风格检查，找出可进行优化的逻辑模块。一般常用Synopsys公司的东西（从属于Design Compiler），对RTL级和门级网表进行剖析并优化。
　　因为电路级的功耗评价的延时过多，需求许多的时刻和资源，所以在工业实践中很少选用。实践的功耗剖析常对规划初期的RTL级和门级网表进行，经过东西主动核算出功耗的数值，因是在抱负情何况疏忽了包含物理规划等要素，所以取得的成果不行准确，但对低功耗规划具有重要的指导作用。物理规划完成后可经过Prime Time PX东西准确核算功耗，不过到时再下降功耗收益就小了。
　　2.2 功耗评价流程

　　在实践大规划的集成电路项目中，经过手艺核算功耗是不现实的，一般需求凭借EDA东西。以Power Compiler来说，功耗的剖析首要两种办法，分别是设置翻转率（无向量剖析法）和仿真剖析法，都需求获取每个节点的开关行为状况。
　　仿真剖析法更便利准确，其要害是取得文件，实质是一种记载开关动态行为的内部交流格局的文件，后用软件读取进行功耗剖析。SAIF文件可由VCS等仿真东西对RTL级电路仿真或许门级网表电路仿真后得到，之后便可进行功耗剖析[5] 。
　　3 功耗的优化

　　3.1 功耗的优化思路

　　一般来说，可运用自顶向下的办法进行低功耗规划的考虑，并且优化的笼统层级越高，越能取得明显的功耗下降作用。首要应从体系与架构级层面考虑功耗优化，然后考虑在RTL级与门级进行低功耗规划的办法。
　　（1）体系与架构级功耗优化：在规划初期的体系结构层级，能够经过优化算法使得如加法器、乘法器、存储等资源和操作的运用最小化，完成对硬件资源的合理装备与运用。也能够增加休眠待机形式，削减芯片不必要的作业时刻。
　　（2）合理挑选并行或许流水线技能，能够恰当下降功耗。选用并行处理能够下降体系作业频率，然后可下降功耗^[6]。流水线技能（Pipeline）是将组合逻辑体系地拆分，并在各级之间刺进寄存器，这样每一步小操作的时刻减小，可进步作业频率，又能并行履行进步处理速度，还能以较低的电压来驱动体系。
　　（3）逻辑优化与资源同享：RTL级代码规划时可进行逻辑优化，削减硬件资源耗费。运用杰出的编码风格，运用数据编码来下降开关活动，例如用格雷码比用二进制码翻转更少，功耗更低^[6]。简化状态机，下降每次作业的状态机的寄存器数量，为功耗下降供给了可能性。进行逻辑同享，进步如FIFO、查找表、RAM存储资源的运用率。
　　此外在RTL级与门级中，常选用的低功耗规划技能是时钟门控^[7]。

　　3.2 时钟门控

　　3.2.1 时钟门控原理

　　动态功耗是芯片功耗首要部分，是由电路翻转引起负载电容的充放电，所以下降电路中冗余的翻转动作，封闭未作业时的电路的时钟网络使其处于静态，是一种下降功耗的重要思路。时钟门控技能经过操控时钟的翻转，下降电路的翻转率，然后到达下降动态功耗的意图，运用门控时钟技能能有用下降芯片的体系动态功耗，所以在低功耗规划中运用较多，广泛使用于大规划集成电路规划中^[2]。

　　如图2所示，经过门控单元操控时钟信号的翻转，然后完成对寄存器或模块的作业时钟的开关操控，决议数据是否向下一级逻辑传达。避免了冗余信号的翻转，然后下降了电路的动态功耗^[8]。
　　跟着规划规划的增大，经过手动办法增加时钟门控逻辑功率很低，因而现在业界干流是经过EDA东西在归纳阶段依据RTL级代码的特色主动刺进时钟门控逻辑^[2]。
　　3.2.2 时钟门控单元的挑选

　　时钟门控的完成办法有多种，最常用的是free和Latch-based。Latch-free类型时钟门控一般是由结构简略的与门或许或门电路组成，但对时序要求较高。比方由与门组成的电路波形图中时钟信号CLK和使能信号EN相与，得到的门控时钟GCLK呈现了毛刺，影响了电路的稳定性^[2]。因而大部分规划运用Latch-based时钟门控电路，其电路图如下：

　　3.2.3完成流程

　　上图描绘了运用DC东西刺进时钟门控单元的流程，首要是选定时钟门控类型，然后读取RTL规划文件、界说时钟战略，再刺进指定类型的时钟门控单元，最终逻辑归纳的进程^[2] 。其间选取时钟门控类型是最要害的环节，详细指令如下：指定运用依据latch的门控电路类型，-minimum_bitwidth意味着一个门控时钟至少需求3个寄存器，指定时钟上升沿/下降沿触发的寄存器所用的门控单元，-setup/hold指定的是setup/hold time的束缚，-maxfanout指定的是最大扇出数^[5]。别的能够检查东西手册，进行更多自界说挑选。
　　3.2.4 成果剖析

　　依据某ASIC工程在台积电90 nm工艺下进行实践，取得的成果如下：被时钟门控的寄存器占比达90%，因而能操控寄存器翻转，可有用下降动态功耗。计算功耗优化前后的详细数据，如表1所示。在90 nm工艺下，从DC归纳后取得的信息来看，能够直观看出功耗下降作用明显，面积也节省了约37%，实践证明时钟门控技能是一种行之有用的下降功耗的办法。
　　4 定论

本文来历于科技期刊《电子产品世界》2019年第3期第1页，欢迎您写论文时引证，并注明出处在现在日趋杂乱的芯片规划中 ， 更 加 追 求 功能、面积、功耗等规划方针，低功耗优化规划已是重要方针之一。本文从规划需求实践动身，首要剖析了功耗的构成及来历，然后论述了功耗评价的办法，最终依据ASIC规划要点叙述了功耗优化的若干办法，并对时钟门控技能做首要阐明，并实践证明取得了明显的功耗下降作用^[1]。
　　影响功耗的要素许多，优化的办法也许多，需求结合项目实践，在不同的规划阶段归纳运用不同的优化办法来下降功耗，大局归纳考虑，以到达功耗、功能、面积等多方面的优化进步^[9]。

　　参考文献
　　[1] 于立波.芯片规划中的功耗估量与优化技能[J].我国集成电路,2010,19(06):37-43.
　　[2] 茅锦亮.动态时钟门控办理战略的规划与完成[D].东南大学,2014.
　　[3] Synopsys. Low Power Methodology Manual[EB/OL].www.synopsys.com/lpmm.
　　[4] 杨玲.依据电路级的低功耗要害技能研讨[D].上海交通大学,2010.
　　[5] Synopsys. Power Compiler User Guide[EB/OL].www.synopsys.com.
　　[6] 王彬, 任艳颖.数字IC体系规划[M].西安电子科技大学出版社,2005
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　　[8] 严石.面向DSP的时钟门控技能的优化与规划[D].东南大学,2016.
　　[9] 袁博.集成电路规划中乘法器的低功耗算法与完成技能研讨[D].西安电子科技大学,2013.
　　作者简介：
　　尹远（1993-），男，湖南张家界人，硕士研讨生，首要研讨方向：数字集成电路规划。
　　黄嵩人（1972-），男，江苏无锡人，硕士研讨生导师，首要研讨方向：SOC规划，射频辨认技能。

本文来历于科技期刊《电子产品世界》2019年第4期第54页，欢迎您写论文时引证，并注明出处