EDA技能是以大规模可编程逻辑器件为规划载体，以硬件言语为体系逻辑描绘的首要方法，以核算机、大规模可编程逻辑器件的开发软件及试验开发体系为规划东西，经过有关的开发软件，主动完结用软件规划的电子体系到硬件体系的规划，终究构成集成电子体系或专用集成芯片的一门新技能。其规划的灵活性使得 EDA技能得以快速开展和广泛应用。本文以Max+PlusⅡ软件为规划渠道，选用VHDL言语完成数字频率计的全体规划。
作业原理
众所周知，频率信号易于传输，抗干扰性强，能够获得较好的丈量精度。因而，频率检测是电子丈量范畴最基本的丈量之一。频率计的基本原理是用一个频率安稳度高的频率源作为基准时钟，比照丈量其他信号的频率。通常情况下核算每秒内待测信号的脉冲个数，即闸口时间为1 s。闸口时间能够根据需要取值，大于或小于1 s都能够。闸口时间越长，得到的频率值就越精确，但闸口时间越长，则每测一次频率的距离就越长。闸口时间越短，测得的频率值改写就越快，但测得的频率精度就受影响。一般取1 s作为闸口时间。
数字频率计的要害组成部分包含测频操控信号发生器、计数器、锁存器、译码驱动电路和显现电路，其原理框图如图1所示。
测频操控信号发生器
测频操控信号发生器发生丈量频率的操控时序，是规划频率计的要害。这儿操控信号CLK取为1 Hz，2分频后便是一个脉宽为1 s的时钟信号FZXH，用来作为计数闸口信号。当FZXH为高电平时开端计数;在FZXH的下降沿，发生一个锁存信号SCXH，锁存数据后，还要在下次 FZXH上升沿到来之前发生清零信号CLEAR，为下次计数做准备，CLEAR信号是上升沿有用。
计数器
计数器以待测信号FZXH作为时钟，在清零信号CLEAR到来时，异步清零;FZXH为高电平时开端计数。本文规划的计数器计数最大值是99 999 999。
锁存器
当锁存信号SCXH上升沿到来时，将计数器的计数值锁存，这样可由外部的七段译码器译码并在数码管上显现。设置锁存器的优点是显现的数据安稳，不会因为周期性的清零信号而不断闪耀。锁存器的位数应跟计数器彻底相同，均是32位。
译码驱动电路
本文数码管选用动态显现方法，每一个时间只能有一个数码管点亮。数码管的位选信号电路是74LS138芯片，其8个输出别离接到8个数码管的位选;3个输入别离接到EPF10K10LC84-4(＄40.8200)的I／O引脚。
数码管显现
本文选用8个共阴极数码管来显现待测频率的数值，其显现规模从O～99 999 999。
