PCB 光板测验机根本的测验原理是欧姆定律，其测验办法是将待测验点间加必定的测验电压，用译码电路选中PCB 板上待测验的两点，取得两点间电阻值对应的电压信号，经过电压比较电路，测验出两点间的电阻或通断状况。 重复以上进程屡次，即可完结对整个电路板的测验。
因为被测验的点数比较多， 一般测验机都在2048点以上，测验操控电路比较杂乱，测验点的查找办法以及切换办法直接影响测验机的测验速度，本文研讨了依据FPGA的硬件操控体系规划。
硬件操控体系
测验进程是在上位计算机的操控下，操控测验电路别离翻开不同的测验开关。测验机体系由以下几部分构成: 上位计算机PC104 、测验操控逻辑(由FPGA 完结) 、高压测验电路。 其间上位机首要完结人机交互、测验算法、测验数据处理以及操控输出等功用。 FPGA 操控高压测验电路完结对PCB 的测验进程。
本体系以一台PC104 为上位计算机，以FPGA为中心，经过PC104 总线完结上位机对测验的操控。
测验体系整体框图如图1所示。
FPGA与PC104的接口电路
PC104总线是一种专为嵌入式操控界说的工业操控总线，其信号界说与ISA 总线根本相同。 PC104总线共有4 类总线周期，即8 位的总线周期、16 位的总线周期、DMA 总线周期和改写总线周期。 16 位的I/O总线周期为3 个时钟周期，8 位的I/O总线周期为6 个时钟周期。 为了进步通讯的速度，ISA总线选用16 位通讯办法，即16 位I/O办法。 为了充分使用PC104的资源，运用PC104的体系总线扩展后对FPGA 进行在线装备。正常作业时经过PC104总线与FPGA进行数据通讯。
FPGA与串行A/D及D/A器材的接口
依据测验机体系规划要求，需要对测验电压及两通道参阅电压进行自检，即A/D转化通道至少有3 路。 两路比较电路的参阅电压由D/A输出，则体系的D/A通道要求有两通道。 为了削减A/D及D/A的操控信号线数，选用串行A/D及D/A器材。 归纳功用、价格等要素， 选用的A/D器材为TLC2543，D/A器材为TLV5618。
TLV5618是TI公司带缓冲基准输入(高阻抗)的双路12 位电压输出DAC，经过CMOS 兼容的3线串行总线完结数字操控。器材接纳16 位指令字，发生两路D/A模拟输出。TLV5618只要单一I/O周期，由外部时钟SCL K决议，连续16 个时钟周期，将指令字写入片内寄存器，完结后即进行D/A转化。TLV5618读入指令字是从CS的下降沿开端有用，从下一SCLK的下降沿开端读入数据，读入16位数据后即进入转化周期，直到下次呈现CS的下降沿。 其操作时序图如图2 所示。
TLC2543是TI公司的带串行操控和11个输入端的12 位、开关%&&&&&%逐次迫临型A/D转化器。 片内转化器有高速、高精度和低噪音的特色。 TLC2543作业进程分为两个周期：I/O周期和转化周期。I/O周期由外部时钟SCLK决议，连续8、12或16个时钟周期，一同进行两种操作: 在SCLK上升沿以MSB办法输入8位数据到片内寄存器;在SCLK下降沿以MSB 办法输出8、12、16位转化成果。转化周期在I/O周期的最终一个SCLK下降沿开端，直到EOC信号变高，指示转化完结。 为了与TLV5618的I/O周期共同，选用了MSB办法，运用CS的16 时钟传送的时序。其操作时序如图3 所示。
因为这两种器材都是SPI接口，可将这两器材衔接至同一SPI 总线，经过不同的片选信号对不同的器材操作。 因为SPI接口协议杂乱，并且从图3 能够看出，这两种器材的时序并没有用到悉数的SPI接口时序。为了完结契合以上逻辑的时序，削减规范SPI 接口IP 核对FPGA资源的糟蹋， 规划选用Verilog硬件描绘言语用同步状况机(FSM)的规划办法完结，编写ADC及DAC操控时序。程序实践上是一个嵌套的状况机，由主状况机和从状况机经过由操控线发动的总线在不同的输入信号状况下构成不同功用的有限状况机。 则由图3 可知，D/A操作有4 个状况，A/D操作有7个状况。 两种状况中有几个状况是相同的，故可用一个有限状况机完结对串行A/D及D/A的操作。 程序实践上是一个嵌套的状况机，由主状况机和从状况机经过由操控总线发动的总线在不同的输入信号状况下构成不同功用的较杂乱的有限状况机。 A/D及D/A操作共用仅有的驱动时钟(SCLK) 及数据总线(SI、SO)。因为操作的写周期有16个时钟周期，读周期有12个时钟周期，模块是在三个嵌套的有限状况机中完结的，其主状况机的状况如图4所示。
体系规划中，将AD、DA操作封装成一独自模块，由上层操控模块输出指令字及操控信号发动本模块的相应操作，操作完结后(进入idle状况) ，本模块宣布相应状况信号至上层模块。
FPGA 程序结构
FPGA 片内程序是整个测验体系正确运转的要害。 由自顶向下的FPGA 规划准则，将体系分为5个独立的模块， 即通讯模块(ISA) 、测验模块(TEST) 、AD/DA 模块、解码模块(DECODER) 、RAM 操控模块(RAMCTL)。
ISA 模块:体系通讯及操控模块，完结与上位机通讯、指令字解说、操控信号的发生等。体系依据上位机传送的导通电阻、绝缘电压等参数发动ADDA模块完结参阅电压的输出;依据测验指令发动测验模块完结测验进程。数据在多个同步运转的同步状况机间传送，较难操控的是多进程间的数据通讯与数据同步。
RAM操控模块：在测验开端前，上位机将测验点的信息经过总线传送至ISA模块， ISA 模块再将其存放到片内RAM中;测验完结后，将RAM中的测验成果传送到上位机。 在测验时测验模块经过读RAM中测验点的信息来翻开相应测验开关，再将测验成果保存到RAM 中。 这样两个模块都要求读写RAM 以完结两个模块之间的数据同享，这就要求有一操控信号将两组读写信号线别离与RAM模块相衔接，RAM操控模块即完结此功用。测验模块(TEST):尽管测验进程有多种，如开关卡自检、导通测验、绝缘测验等，但测验进程却是相同的，即测验扫描。 测验的作业进程是:加比较电路参阅电压→翻开待测点开关→延时→读比较器成果→测验另一组测验点。 本模块是依照不同的操作码，进入不同的测验进程。 测验成果与测验点编号一同组成13 位数据保存到RAM 中，并将本来测验点的编号信息掩盖。
解码模块(DECODER):这一模块挂在测验模块(TEST) 之后，它完结开关编号到实践电路的映射。 因为测验针阵方法不同、译码电路与操控电路的硬件规划不同，上级模块输出的测验开关信息并不能直接作为输出操控测验开关电路。 解码模块完结这两者间的转化。
AD/DA 模块(AD/DA)：规划SPI 总线接口对A/D 及D/A 器材操作，模块以答应(adenable ， daenable) 信号发动，以busy信号作为转化完结标志信号，将A/D及D/A操作相对其它模块进行封装。体系的每个模块选用Verilog硬件描绘言语编写，选用多个多层嵌套的同步状况机(FSM)完结整个体系的逻辑功用;每一模块运用仿真东西Modelsim完结模块的功用仿真，体系完结功用测验后;使用Altera 归纳布线东西QuartusII完结体系后仿真及归纳、布线、下载;充分使用Altera公司免费供给的IPcore 对程序模块进行优化;顶层规划选用方框图输入办法，模块间的数据流由方框图更直观地表现出来。
结束语
依据FPGA的PCB测验机的硬件操控体系，进步了PCB测验机的测验速度、简化电路的规划。此外因为FPGA的可重构特性，为体系的软件算法以及硬件结构的进一步优化晋级打下了杰出的根底，具有杰出的运用远景。
