ADC(Analog-to-Digital Converter)即模仿/数字转换器。实际国际中的信号，如温度、声响、无线电波、或许图画等，都是模仿信号，需求转换成简单贮存、进行编码、紧缩、或滤波等处理的数字办法。模仿/数字转换器正是为此而诞生，发挥出不行代替的作用。
高速、高精度、低功耗、多通道是ADC未来的开展趋势
现在，跟着数字处理技能的飞速开展，在通讯、消费电器、工业与医疗仪器以及军工产品中，对高速ADC的需求越来越多。以通讯范畴呈现的新技能“软件无线电”为例，其与传统数字无线电的首要差异之一便是要求将A/D、D/A改换尽量接近射频前端，将整个RF段或中频段进行A/D采样。假如将A/D移到中频，那么这种体系会要求数据转换器有几十到上百兆的采样率。一起要求数据转换器对高频信号有很小的噪音和失真，以防止小信号被频率附近的大信号所掩盖。
高精度也是ADC未来的开展趋势之一。为满意高精度的要求，数字体系的分辨率在不断提高。在音频范畴，为了在音频处理体系中取得愈加传神的高保真声响作用，需求高精度的ADC。在丈量范畴，外表的分辨率在不断提高，电流抵达nA级，电压到mV级。现在现已呈现分辨率到达28bit的ADC，一起人们也在研讨更高分辨率的ADC。
低功耗现已成为人们对电子产品共有的的要求。当SOC（片上体系）的设计者们在为散热问题头疼的时分，便携式电子产品中的开发商们也在为怎样延伸电池运用时间而动脑筋。关于运用于此的ADC而言，低功耗的重要性是清楚明了的。
在某些运用中（如医学图画处理），需求多路信号并行处理的，这唆使ADC的制造商们把多个ADC集成在一块IC上。在这一类芯片中，假如运用传统的并行接口，将意味着数字管脚的激增，所以大都是运用了CDF（Clock-Data-Frame）的并行转串行技能。
高速AD测验中的难点
高精度ADC的采样率不高，测验关键是要有高精度的信号源。而高速ADC测验是一项更具应战性的作业，其间采样时钟的Jitter和高速数字接口是两个有必要面对的难题。
采样时钟的Jitter（颤动）问题
跟着输入信号和采样频率的增大，ADC的采样时钟所带着的Jitter，在很大程度上影响到测验成果，使之成为一项很困难的作业。这中心有两个重要的联系需求考虑，第一个重要的联系见图1的推导。
这是在暂不考虑量化差错的情况下，ADC的采样时钟所带着的Jitter与ADC信噪比之间的联系。这一联系也标明ADC的信噪比会受采样时钟Jitter所限。公式推导中，在核算采样差错起伏时，选取了t=0的时间，因为此刻正弦信号的斜率最大，得到的采样差错最大。表1是由式1得到的成果，从中可以看到，被测验的输入信号频率越大，对信噪比的要求越高，则对采样时钟Jitter的要求越严苛。如输入信号是50.1MHz的正弦波，在不考虑量化差错的情况下，信噪比要测到55dB，则要求采样时钟的Jitter不能大于5.649140981ps。假如再考虑量化差错的带来的影响，则需求更小的Jitter。
时钟Jitter并不是高速ADC功能的仅有约束。需求考虑的第二个重要的联系是ADC的分辨率与信噪比之间的联系，
即SNR=6.02×Bits+1.76——（2）
这是从量化噪声方面考虑得到的公式，由它可以核算抱负ADC信噪比的理论上限。
归纳考虑以上两点，再加上DNL和热噪声的要素，得到以下的简化公式。
式中第二项表明除采样时钟Jitter之外的要素，包含量化噪声、DNL和热噪声，N代表ADC的位数。由这个公式，可以核算出测验ADC时所能忍受的采样时钟的最大Jitter。详细的做法是，输入很低频率的信号，做一次SNR丈量，使得式3中第一项可以忽略不计，然后得到ε的值。然后依据ε和芯片或许到达的SNR，再次使用此公式，去核算出能答应的采样时钟的最大Jitter，然后判别测验体系，例如ATE设备供给的时钟，是否可以满意测验要求。
ADC高速接口问题
随同ADC向高速开展的趋势，其数据输出速率也越来越高（图2）。在多通道ADC中，因为选用并行转串行的技能，会要求更高的数据传输速率。现在高速ADC一般选用高速、低摆幅的差分信号输出，如LVDS和SLVS。怎样才能准确无误地接收到这些高速，低摆幅的信号，是高速ADC测验所要处理的另一个重要问题。
因为输出信号摆幅低，如LVDS，单端摆幅只要350mV，假如测验所用的ATE设备以单端信号的办法，分别对两路差分信号进行采样，因为这种办法破坏了差分信号的抗干扰结构，再加上信号速度高，使得采样时ADC的输出信号很简单被环境噪声所吞没，呈现误码。所以这时就要求ATE设备在采样通道中，集成有真实的差分比较器，以确保收集这种低摆幅差分信号的正确性。
ATE设备面对应战
ADC的开展趋势将对ATE设备提出很高的要求。现在ATE设备商也在活跃研制支撑高速、高精度、高集成度、并行测验需求的新产品以应对这一应战。
