引 言
嵌入式DDR(Double Data Rate，双数据速率)规划是含DDR的嵌入式硬件规划中最重要和最中心的部分。跟着嵌入式体系的处理才能越来越强壮，完成的功用越来越多，体系的作业频率越来越高，DDR的作业频率也逐步从最低的 133 MHz提高到200 MHz，然后完成了更大的体系带宽和更好的功能。可是，更高的作业频率一起也对体系的安稳性提出了更高的要求，这需求硬件规划者对电路的布局走线有更多的束缚和考虑。而影响整个体系能否作业正常且安稳的最重要的部分便是DDR部分的电路规划。
嵌入式体系运用DDR内存，能够在传统的单数据数率内存芯片上完成更好的功能。DDR答应在不添加时钟频率和数据位宽的条件下，一个时钟周期内能够处理两个操作。添加的数据总线功能是由于源同步数据选通答应数据一起在选通脉冲的上升沿和下降沿被获取。
DDR尽管能够给嵌入式规划带来更好的功能，可是规划者有必要比以往的SDR规划更小心肠处理DDR部分的PCB布线部分，不然不只不能完成好的功能，整个嵌人式体系的安稳性也会受到影响。DDR比传统的SDR有更短的信号树立坚持时刻、更洁净的参阅电压、更严密的走线匹配和新的I/O口信号，而且需求适宜的终端电阻匹配。这些都是要面临的新的应战。
1 DDR总线结构
关于DDR内存，JEDEC树立和采用了一个低压高速信号规范。这个规范称为“短截线串联完结逻辑(StubSeries Terminated Logic，SSTL)”。SSTL能够改善数据经过总线传输的信号完好性，这种终端规划的意图是避免在高速传输下由于信号反射导致的数据过错。
在一个典型的内存拓扑结构中，假如运用了串联匹配电阻(RS)，那么它应该放在远离DDR操控器的方位。这种办法能够节省操控器邻近名贵的电路板空间，避免布线拥塞和繁琐的引脚扇出;而且也优化了从操控器到内存芯片的信号完好性，在这些方位往往有许多地址和指令信号需求可靠地被多个内存接纳。
最一般的SSTL终端模型是一种较好的单终端和并联终端计划，如图1所示。这种计划包含运用一个串联终端电阻(Rs)从操控器到内存，以及一个并联终端电阻(RT)上拉到终端电压(VTT)。这种办法常见于商用电脑的主板上，但现在的嵌入式主板上为了取得更好的信号完好性和体系安稳性，也常常运用。RS和 RT的值是信赖于详细的体系的，应该由板级仿真确认详细的值。
2 嵌入式DDR布线剖析
2.1 DDR的信号完好性问题
高速总线信号的传输往往需求考虑信号完好性问题。DDR的信号线不是一般的信号线而是传输线，因而传输线上的过孔，或许衔接器等不接连阻抗要素都会影响接纳端的信号完好性。首要有过冲和下冲、振铃及串扰等影响，沟通噪声以及直流电压的一些禁绝确要素也相同影响信号传输的功能。
DDR为了完成更高的信号频率，SSTL高增益差分接纳器的接纳电平往往是偏置在参阅电平(VREF)邻近，运用这样的接纳器答应更小的电压摆幅、更少的信号反射、更低的电磁搅扰和更短的树立时刻，比LVTTL能习惯更高的时钟频率。图2所示的是SSTL接口电平。沟通逻辑电平是在接纳器端的接纳电平，在接纳器处沟通逻辑参数(包含树立和坚持时刻)都有必要最佳，而直流逻辑电平则供给一个滞后的接纳电平点。当输入电平穿过DC直流参阅点时，接纳器转变到新的逻辑电平而且坚持这个新的状况，只需信号不低于门限电平。因而，SSTL总线不易于受过冲、下冲和振铃的影响。
2.2 根据布线考虑的DDR信号分组
DDR操控器包含超越130个信号，而且供给直接的信号接口衔接内存子体系。这些信号根据信号的品种能够分为不同的信号组，如表1所列。
其间，数据组的分组应该以每个字节通道来区分，DM0、DQS0以及DQ0～DQ7为第1字节通道，DM1、DQS1以及DQ8～DQ15为第2字节通道，以此类推。每个字节通道内有严厉的长度匹配联系。其他信号走线长度应依照组为单位来进行匹配，每组内信号长度差应该严厉操控在必定范围内。不同组的信号间尽管不像组内信号那样要求严厉，但不同组长度差相同也有必定要求。详细布线要求见2.4末节。
2.3 信号组布线次序
为了保证DDR接口最优化，DDR的布线应该依照如下的次序进行：功率、电阻网络中的pin脚交流、数据信号线布线、地址/指令信号布线、操控信号布线、时钟信号布线、反应信号布线。
数据信号组的布线优先级是一切信号组中最高的，由于它作业在2倍时钟频率下，它的信号完好性要求是最高的。别的，数据信号组是一切这些信号组中占最大部分内存总线位宽的部分，也是最首要的走线长度匹配有要求的信号组。
地址、指令、操控和数据信号组都与时钟的走线有关。因而，体系中有用的时钟走线长度应该满意多种联系。规划者应该树立体系时序的归纳考虑，以保证一切这些联系都能够被满意。
2.4 各组信号布线长度匹配
时钟信号：以地平面为参阅，给整个时钟回路的走线供给一个完好的地平面，给回路电流供给一个低阻抗的途径。由所以差分时钟信号，在走线前应预先规划好线宽线距，核算好差分阻抗，再依照这种束缚来进行布线。一切的DDR差分时钟信号都有必要在要害平面上走线，尽量避免层到层的转化。线宽和差分间隔需求参阅 DDR操控器的实施细则，信号线的单线阻抗应操控在50～60 Ω，差分阻抗操控在100～120 Ω。时钟信号到其他信号应坚持在20 mil*以上的间隔来避免对其他信号的搅扰。蛇形走线的间隔不该小于20 mil。串联终端电阻RS值在15～33Ω，可选的并联终端电阻RT值在25～68 Ω，详细设定的阻值仍是应该根据信号完好性仿真的成果。
数据信号组：以地平面为参阅，给信号回路供给完好的地平面。特征阻抗操控在50～60 Ω。线宽要求参阅实施细则。与其他非DDR信号间隔至少阻隔20 mil。长度匹配按字节通道为单位进行设置，每字节通道内数据信号DQ、数据选通DQS和数据屏蔽信号DM长度差应操控在±25 mil内(非常重要)，不同字节通道的信号长度差应操控在1 000 mil内。与相匹配的DM和DQS串联匹配电阻RS值为0～33 Ω，并联匹配终端电阻RT值为25～68Ω。假如运用电阻排的方法匹配，则数据电阻排内不该有其他DDR信号。
