Xilinx FPGA开发软件为ISE.现在其版别更新比较快，我们现在常用的版别都在ISE12.1了。
运用ISE开发FPGA，需求依据自己的规划内容和规划方针设置，在开发软件中设置一些参数。这些参数对成功开发能够说必不可少。
常用选项之一： Keep Hierachy。该参数有3个值：NO、YES、Soft.
在运用Chipscope进行调试时，如果是选用的网表刺进ICON的办法的话，或许是为了便于调试，最好是保存规划的层次结构，挑选Yes或Soft。Yes与Soft的区别是：
Keep Hierachy =Yes：对Debug阶段有用，XST会依据层次归纳而不打破层次优化，一切寄存器姓名都以姓名摆放，Traslate经过ucf文件能够很方面地找到需求的束缚目标。
Keep Hierachy =Soft：则在归纳时坚持层次，在MAP阶段东西将打破层次联系；但INSTANCE姓名仍是保存。
在FPGA规划原型验证阶段，选YES会进步XST的归纳速度。
常用选项之二：register_duplicaTIon + max_fanout + equivalent_register_removal + resource_sharing – 答应主动仿制寄存器，设置最大扇出，制止资源共享。这4个选项是对MAP和PAR的作用影响最显着的。不同的规划，他们的挑选
组合办法不尽相同。要看详细规划状况。下面是其间的一种开发战略。
当TIming不满足时运用仿制寄存器的办法一般能改进一些瓶颈。归纳器为了节约面积而做出的某些优化或许导致对时序晦气，因而封闭equivalent_register_removal和resource_sharing或许能够改进时序。
