TQ2440的FCLK,HCLK,PCLK,UCLK时钟频率设置

S3C2440有两个PLL（phase locked loop）一个是MPLL，一个是UPLL。MPLL用于CPU及其他外围器材，UPLL用于USB。用于发生FCLK， HCLK， PCLK三种频率，这三种频率别离有不同的用处：

FCLK是CPU供给的时钟信号。
HCLK是为AHB总线供给的时钟信号， Advanced High-performance Bus，首要用于高速外设，比方内存操控器，中止操控器，LCD操控器， DMA 等。

PCLK是供给给用于外设如WDT,IIS,I2C,PWM,MMC/SD,ADC,UART,GPIO,RTC,SPI的APB总线的时钟。

从S3C2440的DATASHEET里能够看到，S3C2440最大支撑400MHz的主频，可是这并不意味着必定作业在400MHz下面，能够经过设定MPLL, UPLL寄存器来设定CPU的作业频率。
尽管在CPU上电（power-on）或许复位（reset）后，MPLL就开端进入作业状况，可是此刻MPLL的输（Mpll）并不作为体系的时钟，而是直接运用外部信号EXTCLK或许外部时钟晶振作为体系时钟。直到软件初始化MPLL寄存器（rMPLLCON），写入了有用的值往后，体系才开端运用MPLL的输出（Mpll）作为体系时钟。尽管许多时分咱们不用从头设置MPLL寄存器（rMPLLCON）新的值，可是为了使体系运用其输出作为时钟信号，在软件初始化体系部分，仍是要向rMPLLCON写入一个有用的旧的值。这姿态才使体系处于正确的作业状况。

TQ2440程序中FCLK=400MHz，MDIV=92=0x5C、PDIV=1、SDIV=1

#define FIN (12000000)

rMPLLCON =(92<<12)|(1<<4)|1; //设置FCLK为400M

ChangeClockDivider(14,12); //这个函数在2440lib.c中界说的，设置分频比为1：4：8

CalcBusClk(); //核算总线频率

下面是被调用的两个函数

//************************[ HCLK, PCLK ]***************************
void ChangeClockDivider(int hdivn_val,int pdivn_val)//两个参数别离为FCLK:HCLK，HCLK:PCLK的比值
{
int hdivn=2, pdivn=0;

// hdivn_val (FCLK:HCLK)ratio hdivn
// 11 1:1 (0)
// 12 1:2 (1)
// 13 1:3 (3)
// 14 1:4 (2)
// pdivn_val (HCLK:PCLK)ratio pdivn
// 11 1:1 (0)
// 12 1:2 (1)
switch(hdivn_val) {
case 11: hdivn=0; break;
case 12: hdivn=1; break;
case 13:
case 16: hdivn=3; break;
case 14:
case 18: hdivn=2; break;
}

switch(pdivn_val) {
case 11: pdivn=0; break;
case 12: pdivn=1; break;
}

//Uart_Printf(“Clock division change [hdiv:%x, pdiv:%x]”, hdivn, pdivn);
rCLKDIVN = (hdivn<<1) | pdivn;

switch(hdivn_val) {
case 16:// when 1, HCLK=FCLK/8.
rCAMDIVN = (rCAMDIVN & ~(3<<8)) | (1<<8);
break;
case 18: // when 1, HCLK=FCLK/6.
rCAMDIVN = (rCAMDIVN & ~(3<<8)) | (1<<9);
break;
}

if(hdivn!=0)
MMU_SetAsyncBusMode();
else
MMU_SetFastBusMode();
}

void CalcBusClk(void) //核算总线频率
{
U32 val,UPLL;
U8 m, p, s;
val = rMPLLCON;
m = (val >> 12) & 0xff;
p = (val >> 4) & 0x3f;
s = val & 3;

FCLK = ((m+8)*(FIN/100)*2)/((p+2)*(1<
val = rCLKDIVN;
m = (val >> 1) & 3;
p = val & 1;
val = rCAMDIVN;
s = val >> 8;

switch (m)
{
case 0:
HCLK = FCLK;
break;
case 1:
HCLK = FCLK >> 1;
break;
case 2:
if(s & 2)
HCLK = FCLK >> 3;
else
HCLK = FCLK >> 2;
break;
case 3:
if(s & 1)
HCLK = FCLK / 6;
else
HCLK = FCLK / 3;
break;
}

if(p)
PCLK = HCLK >> 1;
else
PCLK = HCLK;

//rUPLLCON内存的值为0x00038022，求出UPLL的值为48MHz;时钟分频操控寄存器CLKDIVN[3]=0时UCLK=UPLL
val = rUPLLCON;
m = (val >> 12) & 0xff;
p = (val >> 4) & 0x3f;
s = val & 3;
UPLL = ((m+8)*FIN)/((p+2)*(1<UCLK = (rCLKDIVN&8)?(UPLL>>1):UPLL;
}