飞思卡尔单片机PLL时钟总线模块

先给出一段例程

注：LOCK之前省去了寄存器名，这里是屏蔽不给发出来。

下面开端简略剖析一下寄存器

（1）时钟分频寄存器（CRG Reference Divider Register，REFDV）

REFDV寄存器的高两位REFFRQ[ 1：0 ]表明参阅时钟规模

REFDV的低六位为分频因子REFDV的值，有效值的规模为0~63.

（2）时钟组成寄存器（CRG Synthesizer Register , SYNR）

SYNR高两位操控压控振动器VCO的增益

SYNR寄存器的低六位可写入0~63.可将锁相环时钟倍频1~64倍。

锁相环发生的时钟频率可由下面的公式得到

PLLCLK=2 * OSCCLK* ( SYNR+1 ) / ( REFDV+1 )

（3）锁相环寄存器（PLL Control Register , PLLCTL）

CME：时钟监控答应位。

PLLON：锁相环电路答应位。

FM [ 1 : 0 ]：挑选附加调频滤波器以下降VCO噪声，默许值表明不运用该滤波器，可写入01,10或11，表明参阅频率相对于VCO偏高1%,2%,4%时主动调整。

FSTWKP：时钟快速唤醒CPU功用位。

PRE：CPU伪中止状况时，实时中止（RT1）答应位。

PCE：CPU虚拟中止时，看门狗（COP）答应位。

SCEM：自时钟方法答应位，默许为1，勘探到外部晶振停振时进入自时钟形式，为0时，制止自时钟形式，勘探到外部晶振停振时复位。

（4）时钟发生标志寄存器（CRG Flag Register）

LOCK：锁相环频率确定标志，为1表明时钟频率已安稳，锁相环频率已确定。

（5）时钟挑选寄存器（Clock Select Register , CLKSEL）

PLLSEL：选定锁相环（PLL Select）位，置1为选定锁相环时钟。